臺灣博碩士論文加值系統

近三十幾年來，鎖相迴路(Phase-Locked Loop, PLL)已經被廣泛地應用在各個研究領域中，包括訊號產生器、頻率合成器、訊號與資料復原等等。而鎖相迴路的主要功能在於鎖定相位，並輸出所要的頻率，而目前的應用其速度越來越快，使得晶片內部的相位產生偏差延遲，導致傳輸的資料錯誤。
　　對於講求高速傳輸的時代而言，其鎖相迴路的抗雜訊能力要高，在電路中所討論的雜訊不外乎有頻率漂移量(Jitter)、相位誤差(Phase Error)，以及電源供應的雜訊(Power Supply Noise)，且因系統要求的頻率越來越快，所以使得功率消耗變大，因此鎖相迴路的另一話題就是如何降低功率消耗，並且符合現今的電子系統規格。
　　本論文主要是針對其電路的功率消耗(使用低電壓)及頻率可用範圍做改善，而本論文因使用切換電流的方式使低電壓鎖相迴路達到寬頻率的應用，且將此寬頻率低電壓的鎖相迴路應用在USB 2.0的系統上。

Nearly 30 years ago, PLL (Phase-Locked Loop, PLL) has been widely used in various research fields, including signal generators, frequency synthesizers, clock and data recovery and so on. The main function of PLL is phase locked. The applications of PLL can make frequency become faster, and make the chip''s internal phase delay bias, leading to transmission of data errors.
The emphasis on the era of high-speed transmission, PLL must have high noise immunity. There are some problems in circuits such as Jitter, Phase Error, as well as the Power Supply Noise. Because the requirement of the system frequency becomes faster and faster, power consumption becomes large. PLL is another topic of how to reduce power consumption, and in line with the specifications of today''s electronic systems.
This paper is mainly to reduce the power consumption of PLL by using low-voltage and expand the range of frequency. In this paper, switching current is adopted so wide-range PLL with low-voltage can be performed for USB 2.0.

目錄

中文摘要…………………………………………………………………………I
英文摘要………………………………………………………………………II
目錄……………………………………………………………………………III
圖目錄…………………………………………………………………………IX
表目錄………………………………………………………………………XIV

第一章 序論……………………………………………………………………1
1.1 背景……………………………………………………………………1
1.2 研究動機………………………………………………………………1
1.3 論文概要………………………………………………………………3
第二章 USB 2.0與鎖相迴路的基本原理與架構……………………………4
2.1 USB 2.0的系統簡介…………………………………………………4
2.1.1 USB 1.1…………………………………………………………5
2.1.2 USB 2.0…………………………………………………………6
2.1.3 USB的傳輸協定………………………………………………6
2.1.3.1 USB的傳輸環境……………………………………6
2.1.3.2 USB的傳輸類型……………………………………7
2.1.4 USB的封包架構………………………………………………7
2.1.5 USB的封包類型………………………………………………9
2.1.6 UMTI (USB 2.0 Transceiver Macrocell Interface)……………10
2.1.7 UTMI規格表與實體層………………………………………11
2.2 鎖相迴路的種類……………………………………………………14
2.2.1 線性鎖相迴路(LPLL)…………………………………………14
2.2.2 半數位鎖相迴路(HDPLL)……………………………………15
2.2.3 全數位鎖相迴路(ADPLL)……………………………………16
2.3 鎖相迴路架構介紹………………………………………………17
2.3.1 鎖相迴路之架構………………………………………………17
2.3.2 鎖相迴路之數學參數…………………………………………18
2.3.2.1 鎖定時間……………………………………………19
2.3.2.2 頻率捕獲帶…………………………………………19
2.3.2.3 相位差………………………………………………20
2.3.2.4 阻尼因素與自然頻率………………………………20
2.3.2.5 增益邊限與相位邊限………………………………21
2.4 鎖相迴路的元件討論……………………………………………22
2.4.1 相位頻率偵測器(PFD)………………………………………23
2.4.2 電荷幫浦(CP)…………………………………………………24
2.4.3 迴路濾波器(LF)………………………………………………26
2.4.4 電壓控制振盪器(VCO)………………………………………26
2.4.5 除頻器(FD)……………………………………………………27
第三章 鎖相迴路之系統設計……………………………………………28
3.1 鎖相迴路之子電路數學模型分析………………………………28
3.1.1 相位頻率偵測器(PFD)、電流式電荷幫浦(CP)及迴路濾波器(LF)的轉移函數…………………………………………………28
3.1.2 電壓控制振盪器(VCO)的轉移函數………………………32
3.1.3 除頻器(FD)的轉移函數………………………………………34
3.2 鎖相迴路之系統分析……………………………………………35
3.2.1 迴路濾波器為一個電容C2……………………………………36
3.2.2 迴路濾波器為一階迴路濾波器………………………………37
3.2.3 迴路濾波器為二階迴路濾波器………………………………40
3.2.3.1 電壓控制振盪器(Kvco)的訂定……………………48
3.2.3.2 迴路頻寬(loop band width)的訂定………………48
3.2.3.3 電荷幫浦的電流訂定………………………………48
3.2.3.4 除頻器的訂定………………………………………49
3.2.3.5 訂定相位邊限相對應的γ值………………………49
3.2.3.6 求得迴路濾波器的電阻值R2……………………49
3.2.3.7 求得迴路濾波器的電容值C2……………………49
3.2.3.8 求得迴路濾波器的電容值C1……………………49
3.3 鎖相迴路之系統分析………………………………………50
3.4 鎖相迴路的時脈抖動問題…………………………………54
3.4.1 鄰近的訊號之間的串音(crosstalk between adjacent singal traces)…………………………………………………55
3.4.2 EMI輻射對於靈敏的訊號通路(EMI radiation on a sensitive signal path)…………………………………………56
3.4.3 基底中電源層的雜訊(Noise from power layers of a multi-layer substrate)…………………………………………56
3.4.4 多閘極電路同時轉換為同一個邏輯狀態(Simultaneous switching of multiple gates to the same logic state)…56
3.5 鎖相迴路的時脈抖動類型…………………………………57
3.5.1 週期循環對週期循環抖動(cycle to cycle jitter)……………57
3.5.2 週期抖動(period jitter)………………………………………58
3.5.3 峰對峰值抖動(Peak-Peak Jitter)……………………………58
3.5.4 方均根值抖動(RMS Jitter)……………………………………59
3.5.5 長期的抖動(long-term jitter)…………………………………60
第四章 寬頻之電壓控制振盪器設計…………………………………61
4.1 電壓控制振盪器的原理………………………………………61
4.2 電壓控制振盪器的特性簡介…………………………………65
4.3 設計電壓控制振盪器的考量方式……………………………66
4.4 寬頻電壓控制振盪器偏壓電路之設計………………………69
4.4.1 傳統的偏壓電路架構與原理………………………………69
4.4.2 改良型切換電流式偏壓電路架構與原理…………………69
4.5 電壓控制振盪器之數學模型與特性分析……………………74
4.5.1 電壓控制振盪器的數學模型與特性………………………75
第五章 低電壓鎖相迴路之電路設計與模擬…………………………78
5.1 電路元件設計與模擬…………………………………………78
5.1.1 相位頻率偵測器(PFD)………………………………………79
5.1.1.1 相位頻率偵測器的非理想特性……………………82
5.1.1.2 相位頻率偵測器的模擬結果………………………83
5.1.2 電荷幫浦(CP)…………………………………………………85
5.1.2.1 電荷幫浦的特性……………………………………86
5.1.3 迴路濾波器(LF)………………………………………………86
5.1.3.1 迴路濾波器對系統的影響…………………………86
5.1.4 電壓控制振盪器(VCO)………………………………………87
5.1.4.1 電壓控制振盪器的性能指標………………………87
5.1.4.2 電壓控制振盪器的電路模擬………………………88
5.1.5 除頻器(FD)……………………………………………………91
5.1.6 緩衝器(Buffer)與單增益緩衝器(Unit-Gain Buffer) …………92
5.2 鎖相迴路的電路模擬結果……………………………………94
第六章 結論與未來研究……………………………………………104
參考文獻………………………………………………………………105

圖目錄

圖 2.1 序列A與序列B………………………………………………………5
圖 2.2 UTMI Function Block Diagram………………………………………10
圖 2.3 傳送移位暫存器示意圖………………………………………………13
圖 2.4 接收移位暫存器示意圖………………………………………………13
圖 2.5 線性鎖相迴路之基本架構方塊圖……………………………………14
圖 2.6 半數位鎖相迴路之基本架構方塊圖…………………………………15
圖 2.7 全數位鎖相迴路之基本架構方塊圖…………………………………16
圖 2.8 半數位鎖相迴路之架構………………………………………………18
圖 2.9 頻率的補獲帶示意圖…………………………………………………20
圖 2.10 相位差示意圖………………………………………………………20
圖 2.11 波德圖(Bode Plot)……………………………………………………22
圖 2.12 相位偵測器的基本原理……………………………………………23
圖 2.13 具三種狀態的相位頻率偵測器(a)PFD示意圖(b)狀態圖…………24
圖 2.14 電荷幫浦之示意圖(a)電壓式電(b)電流式(c)電流式操作示意圖…25
圖 3.1 系統示意圖……………………………………………………………29
圖 3.2 鎖相迴路的追鎖示意圖………………………………………………29
圖 3.3頻率偏移與控制電壓的關係圖………………………………………32
圖 3.4 除頻器(FD)的示意圖…………………………………………………34
圖 3.5 鎖相迴路(PLL)的線性模型…………………………………………35
圖 3.6 一階迴路濾波器………………………………………………………37
圖 3.7 使用一階迴路濾波器之鎖相迴路的暫態響應………………………40
圖 3.8 二階迴路濾波器………………………………………………………40
圖 3.9 鎖相迴路方塊圖………………………………………………………42
圖 3.10 二階迴路濾波器的開迴路頻率響應圖……………………………43
圖 3.11 MATLAB的鎖相迴路模型…………………………………………53
圖 3.12 線性系統的模擬結果………………………………………………54
圖 3.13 時脈抖動……………………………………………………………55
圖 3.14 週期循環對週期循環抖動…………………………………………57
圖 3.15 週期抖動(period jitter)………………………………………………58
圖 3.16 峰對峰值抖動………………………………………………………59
圖 3.17 具有高斯機率分佈之取樣抖動……………………………………59
圖 3.18 長期抖動……………………………………………………………60
圖 4.1 單端三級振盪器………………………………………………………62
圖 4.2 雙端三級振盪器………………………………………………………62
圖 4.3 雙端三級振盪器………………………………………………………62
圖 4.4 傳統的單端延遲級……………………………………………………63
圖 4.5 以差動對構成的延遲級………………………………………………63
圖 4.6 電壓控制振盪器的電壓與輸出頻率關係圖…………………………64
圖 4.7 傳統的電壓轉電流的偏壓電路圖……………………………………66
圖 4.8 NMOS與PMOS差動對………………………………………………67
圖 4.9 模擬結果………………………………………………………………67
圖 4.10 全電壓可用之偏壓電路圖…………………………………………68
圖 4.11 全電壓可用之雙端壓控振盪器……………………………………70
圖 4.12 改良型雙端壓控振盪器模擬結果…………………………………70
圖 4.13 全電壓可用之雙端壓控振盪器……………………………………71
圖 4.14 改良型雙端壓控振盪器模擬結果…………………………………71
圖 4.15 改良型偏壓電路圖…………………………………………………72
圖 4.16 改良型切換電流雙端壓控振盪器…………………………………73
圖 4.17 改良型切換電流雙端壓控振盪器模擬結果………………………73
圖 4.18 改良式型切換電流偏壓電路………………………………………75
圖 4.19 電壓控制振盪器的等效電路圖……………………………………76
圖 5.1 鎖相迴路整體架構圖…………………………………………………78
圖 5.2 相位頻率偵測器的特性曲線圖………………………………………79
圖 5.3 傳統的靜態相位頻率偵測器電路圖與時脈圖………………………80
圖 5.4 D型正反器電路圖……………………………………………………80
圖 5.5 相位頻率偵測器電路圖與動作原理時脈圖…………………………81
圖 5.6 禁止區的示意圖………………………………………………………82
圖 5.7 相位頻率偵測器的操作結果…………………………………………84
圖 5.8 相位頻率偵測器的驗證結果…………………………………………84
圖 5.9 電流式電荷幫浦………………………………………………………85
圖 5.10 電壓控制振盪器的整體電路圖……………………………………89
圖 5.11 雙端環型振盪器的延遲元件圖……………………………………89
圖 5.12 電壓控制振盪器輸出頻率在ff環境下……………………………90
圖 5.13電壓控制振盪器輸出頻率在tt環境下………………………………90
圖 5.14 電壓控制振盪器輸出頻率在ss環境下……………………………90
圖 5.15 TSPC除二之除頻器…………………………………………………91
圖 5.16 除五之除頻電路……………………………………………………91
圖 5.17 除五電路之D型正反器……………………………………………91
圖 5.18 除頻器的模擬操作圖………………………………………………92
圖 5.19 四級緩衝器…………………………………………………………92
圖 5.20 單增益緩衝器電路圖………………………………………………93
圖 5.21 開回路增益與相位模擬……………………………………………94
圖 5.22 單增益緩衝器的輸入與輸出誤差…………………………………94
圖 5.23 鎖相迴路追鎖圖輸出頻率為480MHz與60MHz(Spectre)………95
圖 5.24 鎖相迴路鎖定時的控制電壓值與輸出頻率訊號 (Spectre)………95
圖 5.25鎖相迴路追鎖圖輸出頻率為480MHz與60MHz(Spectre)…………96
圖 5.26鎖相迴路的控制電壓鎖定時間(Hspice)……………………………96
圖 5.27 鎖相迴路追鎖圖輸出頻率為480MHz與60MHz (Hspice)………97
圖 5.28 鎖相迴路追鎖圖輸出頻率為480MHz與60MHz (Hspice)………97
圖5.29鎖相迴路佈局結果…………………………………………………100

表目錄

表 2.1 USB 2.0UTMI的訊號產生器規格表…………………………………12
表 2.2 半數位鎖相迴路之各元件的名稱……………………………………18
表 2.3 鎖相迴路參數一覽表…………………………………………………19
表 2.4 阻尼大小的系統類型…………………………………………………21
表 3.1 相位邊限(P.M.)與γ的對應表………………………………………46
表 3.2 鎖相迴路系統規格表…………………………………………………53
表 4.1 電壓控制振盪器的特性………………………………………………65
表 4.2 電壓控制振盪器的特性………………………………………………74
表 5.1 鎖相迴路的Pre-simulation 60 MHz規格表…………………………98
表 5.2 鎖相迴路的Pre-simulation 480 MHz規格表………………………99
表 5.3 鎖相迴路的Post-simulation 60 MHz規格表………………………101
表 5.4 鎖相迴路的Post-simulation 480 MHz規格表……………………102
表5.5 鎖相迴路的規格比較表……………………………………………103

參考文獻
[1] C. Hyeon, J. Cornixh, K. McClellan, J. Choma, Jr, “Design of Low Jitter PLL for Clock Generator with Supply Noise Insensitive VCO,” IEEE international Symposium on Circuits and Systems 1998, vol. 1, pp. 233-236.
[2] S. Kim et al., “A 960-Mb/s/pin Interface for Skew-Tolerant Bus Using Low Jitter PLL,” IEEE Journal of Solid-State Circuits, May 1997, Vol. 32, no. 5, pp. 691-699.
[3] Che-Fu Liang, Hsin-Hua Chen, and Shen-Iuan Liu, “Spur-Suppression Techniques for Frequency Synthesizers,” IEEE Transactions on Circuits and Systems II: Express Briefs, Aug. 2007, vol. 54, no. 8, pp. 653–657.
[4] Chih-Fan Liao, Shen-Iuan Liu, “40 Gb/s transimpedance-AGC amplifier and CDR circuit for broadband data receivers in 90 nm CMOS,” IEEE Journal of Solid-State Circuits, vol. 43, art. 2008, no. 4456781, pp. 642-655,
[5] USB Spec., Rev. 2.0. [Online]. Available: http://www.usb.org/
[6] 柳彥祺, “USB OTG 晶片設計與實作”, Master Thesis, National Taiwan Ocean University, 2005.
[7] 陳振榮，“USB系統架構”，�眳p資訊，1998。
[8] USB Spec., Rev. 1.1. [Online]. Available: http://www.usb.org/
[9] 王振榮，“高速傳輸介面新指標USB2.0”，Cypress Corporation, Kosta Koeman, Stuart Allman ，2002。
[10] USB 2.0 Transceiver Macrocell Interface Spec., Rev. 1.05 [Online]. Available:http://www.usb.org/
[11] 范姜朝馨, “An USB 2.0 High-Speed Mode Transceiver”, Master Thesis, National Chiao-Tung University, 2003.
[12] 許世玄, “低功率高抗雜訊之鎖相迴路設計製作”, Master Thesis, Tamkang University, 2002.
[13] 陳育融, “A Novel All Digital Phase Locked Loop (ADPLL) with ultra fast frequency lock and high oscillation frequency”, Master Thesis, Tamkang University, 1997.
[14] 廖煥森, “Low-Power Phase-Locked Loop Design”, Master Thesis, Tamkang University, 1997.
[15] 劉深淵，楊清淵，“鎖相迴路”，滄海書局，2006。
[16] Behzad Razavi, “Design of Analog CMOS Integrated Circuits”, International Edition 2001, McGraw 2001.
[17] F. Gardner, “Charge-pump phase-lock loops”, IEEE Trans. Communications, Nov. 1980, vol. 28, pp. 1849-1858.
[18] N. Roberts, “Phase Noise and Jitter – A Primer for Digital Designers,” Zarlink Semiconductor.
[19] 林盟峰, “適用寬頻操作且具有快速鎖定及低抖動特性之延遲鎖定迴路,” Master Thesis, Tamkang University, 2008.
[20] R. J. Baker, “CMOS Mixed-Signal Circuit Design,” Wiley Inter-Science, 1998.
[21] Wei-Hung Chen, Guang-Kaai Dehang, Jong-Woei Chen, Shen-Iuan Liu, “A CMOS 400-Mb/s serial link for AS-memory systems using a PWM scheme,” IEEE Journal of Solid-State Circuits, vol. 36, no. 10, Oct. 2001, pp. 1498-1505.
[22] Kuo-Hsing Cheng, Ching-Wen Lai, Yu-Lung Lo, “A CMOS VCO for 1V, 1GHz PLL applications,” Advanced System Integrated Circuits 2004. Proceedings of 2004 IEEE Asia-Pacific Conference on, 4-5 Aug. 2004, pp. 150 - 153.
[23] Elshazly, A., Sharaf, K., “2 GHz 1V Sub-mW, fully integrated PLL for clock recovery applications using self-skewing,” Proceedings - IEEE International Symposium on Circuits and Systems, Art. 2006, no. 1693309, pp. 3213-3216.
[24] M. Michael Vai, ph.D., “VLSI DESIGN,” 2001 by CRC press LLC.
[25] Shen-luan Liu, “Analysis and Applications of PLLs and DLLs”, Graduate of Electronics Engineering, National Taiwan University.
[26] Che-Fu Liang, Shin-Hua Chen, Shen-Iuan Liu, “A digital calibration technique for charge pumps in phase-locked systems,” IEEE Journal of Solid-State Circuits, vol. 43, Issue 2, Feb. 2008, pp. 390-398.