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臺灣博碩士論文加值系統

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研究生:鄭樂天
研究生(外文):Le-Tien Cheng
論文名稱:利用部分重組態架構實作多媒體數位影像處理模組
論文名稱(外文):Implementation of Multimedia Digital Signal Processing Module Using Partial Reconfiguration Architecture
指導教授:黃朝章
學位類別:碩士
校院名稱:元智大學
系所名稱:資訊工程學系
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2009
畢業學年度:97
語文別:中文
論文頁數:26
中文關鍵詞:部分重組態離散餘弦轉換反離散餘弦轉換
外文關鍵詞:Partial ReconfigurationDiscrete Cosine TransformInverse Discrete Cosine Transform
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本論文提出利用部分重組態方法實作多媒體影像處理模組,我們選擇離散餘弦轉換與反離散餘弦轉換當作範例,利用矩陣轉置的特性,建立一個架構,方便利用部分重組態實作離散餘弦轉換與反離散餘弦轉換。實作方面採用Xilinx ISE9.2i 以Verilog 硬體描述語言來完成此架構,之後以FPGA 進行功能模擬和計算數值驗證
In this thesis, we propose the implement of multimedia digital image processing module using partial reconfiguration method, we choose discrete cosine transform
(DCT) and inverse discrete cosine transform (IDCT) as the example, the use characteristic of the matrix transpose to build a architecture easier using partial reconfiguration implement discrete cosine transform and inverse discrete cosine transform. we use the Verilog HDL within Xilinx ISE 9.2i design tool to complete this architecture. After that, we use FPGA for function simulation and verify computation
data
第一章 序論 ........................................................................................................... 1
1.1 序論 ........................................................................................................... 1
1.2 研究動機 ................................................................................................... 2
1.3 論文架構 ................................................................................................... 2
第二章 相關研究理論與環境介紹 ........................................................................ 3
2.1 XILINX ISE 9.2I 介紹 .................................................................................. 3
2.2 FPGA 介紹 ................................................................................................ 5
2.3 DCT 與IDCT 介紹 ................................................................................... 7
2.4 橋接模組(BUSMACRO) ............................................................................. 11
2.5 XILINX PLANAHEAD 9.2.7 介紹 ................................................................ 12
第三章 部份重組態模組設計 .............................................................................. 13
3.1 部分重組態流程 ..................................................................................... 13
3.2 2D DCT/IDCT 部分重組態架構介紹...................................................... 14
3.3 2D DCT/IDCT 功能單元介紹 ................................................................. 16
3.4 區域限制(AREA CONSTRAINT) ................................................................. 17
3.5 產生模組化位元檔.................................................................................. 19
第四章 驗證與結論 ............................................................................................. 21
4.1 初步驗證 ................................................................................................. 21
4.2 部分重組態時間比較 .............................................................................. 24
4.3 結論 ......................................................................................................... 25
4.4 未來展望 ................................................................................................. 25
第五章 參考文獻 ................................................................................................. 26
[1] 鄭信源,”VHDL 數位電路設計”,2002
[2] 林宗輝,”縱觀FPGA 的架構與設計” ,Available at
<http://tech.digitimes.com.tw/ShowNews.aspx?zCatId=119&zNotesDocId=0000
037069_A238X6LVCB7NMSF8IVVQ1>
[3] Xilinx Inc,”Virtex-5 FPGA User Guide”,Available at
<http://www.xilinx.com/support/documentation/user_guides/ug190.pdf>
[4] Khurram Bukhari,Georgi Kuzmanov,Stamatis Vassiliadis,“DCT and IDCT
Implementations on Different FPGA Technologies”, Computer Engineering
Lab, Delft University of Technology
[5] Avanindra Madisetti,Alan N. Willson, Jr.,“A 100 MHz 2-D 8 x 8 DCT/IDCT
Processor for HDTV Applications”,1995
[6] 李宗翰,”以彈性重組態架構實現不同功能之運算”,2008
[7] Xilinx Inc,” Early Access Partial Reconfiguration User Guide For ISE
8.1.01i",Available at
< http://www.xilinx.com/support/prelounge/protected/index.htm>
[8] Xilinx Inc,”Two flows for Partial Reconfiguration:Module Based and
Difference Based “,Available at
<http://www.xilinx.com/bvdocs/appnotes/xapp290.pdf>
[9] Xilinx Inc,”Reconfiguring User Logic Using ICAP”,Available at
< http://www.xilinx.com/support/prealounge/protected/index.htm>
[10] Xilinx Inc,”Reconfigurable Processor Peripheral Using Top Module”,
Available at
< http://www.xilinx.com/support/prealounge/protected/index.htm>
QRCODE
 
 
 
 
 
                                                                                                                                                                                                                                                                                                                                                                                                               
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