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臺灣博碩士論文加值系統

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研究生:楊友仁
研究生(外文):Yu-Jen Yang
論文名稱:利用部分重組態現場可程式化邏輯陣列平台實作有限脈衝響應數位濾波器
論文名稱(外文):Implementation of Finite Impulse Response Digital Filter Using Partial Reconfigurable FPGA Platform
指導教授:黃朝章
學位類別:碩士
校院名稱:元智大學
系所名稱:資訊工程學系
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2009
畢業學年度:97
語文別:中文
論文頁數:21
中文關鍵詞:有限脈衝響應部分重組態平行處理
外文關鍵詞:Finite Impulse ResponsePartial ReconfigurationParallel processing
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本論文提出一個平行架構的有限脈衝響應系統設計,可利用部分重組態動態
變換階層,來達成高彈性、高效率、組態時間縮短。
本論文實作方面是採用Xilinx ISE 9.2i 以Verilog 硬體描述語言來完成此架
構,之後以FPGA 進行功能模擬和計算數值驗證。模擬驗證正確後,利用Xilinx
Planahead 9.2 將整體架構合併成完全組態電路檔以及部分重組態電路檔,然後利
用iMPACT 將完全組態電路檔下載至FPGA 上進行驗證,並將部分重組態電路
檔下載後觀察部分重組態達到的時間縮短效果。
This paper presents a parallel FIR(Finite Impulse Response) filter system
design ,using PR(Partial Reconfiguration) to change tap of FIR ,which can achieve
high flexibility , high performance ,and shorten the time of configuration.
In the present thesis, we use the Verilog HDL within Xilinx ISE 9.1i design
tool to complete this architecture. After that, we use FPGA for function simulation
and verify computation data. Until simulation result is correct , using Xilinx
Planahead 9.2 to merge all of the architecture ,it generates full configuration circuit
file and partial reconfiguration circuit file. Then, to verify by using iMPACT to
download full configuration circuit file to FPGA, and download partial
reconfiguration circuit file to observe the advantage of shorten time of configuration
by using partial reconfiguration.
一、 序論 .............................................................................................................. 1
1.1 概述 ........................................................................................................... 1
1.2 研究動機 ................................................................................................... 1
1.3 論文大綱 ................................................................................................... 1
二、 相關研究理論與環境介紹 ............................................................................ 2
2.1 有限脈衝響應 ........................................................................................... 2
2.2 近年相關研究 ........................................................................................... 4
2.3 DSP(Digital Signal Processor)與FPGA ..................................................... 5
2.4 Xilinx Virtex-5 硬體架構 .......................................................................... 6
2.5 Xilinx ISE 9.2 介紹 ................................................................................. 10
三、 研究主題 ..................................................................................................... 12
3.1 重組態架構 ............................................................................................. 12
3.2 部分重組態架構 ..................................................................................... 12
3.3 FIR 架構及運算流程 .............................................................................. 13
3.4 整體架構 ................................................................................................. 14
四、 驗證 ............................................................................................................ 15
4.1 FIR 初步驗證 .......................................................................................... 15
五、 結論與未來目標 ......................................................................................... 20
5.1. 結論 ......................................................................................................... 20
5.2. 未來目標 ................................................................................................. 20
六、 參考文獻 ..................................................................................................... 21
[1] A.V. Oppenheim and R.W. Schafer ,Digital signal processing. Prentice-Hall,
Englewood Cliffs, NJ, 1975
[2] Chang-Seok Choi and Hanho Lee. “A Reconfigurable FIR Filter Design Using
Dynamic Partial Reconfiguration”, ISCAS 2006
[3] Yeong-Jae Oh, Hanho Lee. “Chong-Ho Lee A Reconfigurable FIR Filter Design
on a Partial Reconfiguration Platform”, CCE.2006
[4] “Virtex-5 FPGA User Guide”, January 9, 2009
[5]G. Deepak, P.K. Meher and A.Sluzek. “Performace Characteristics of Parallel and
Pipelined Implementation of FIR Filers in FPGA Platform”, ISSCS.2007
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