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臺灣博碩士論文加值系統

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研究生:潘俊光
研究生(外文):Chun-Kuang Pan
論文名稱:全數位PWM/PFM控制晶片設計與分析
論文名稱(外文):Design and Analysis of All-Digital PWM/PFM Control Chip
指導教授:趙燿庚趙燿庚引用關係
學位類別:碩士
校院名稱:元智大學
系所名稱:通訊工程學系
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2009
畢業學年度:97
語文別:中文
論文頁數:63
中文關鍵詞:責任週期脈衝寬度調變脈衝頻率調變直流-直流 轉換器
外文關鍵詞:Duty-cyclePWMPFMDC-DC Converter
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PWM/PFM廣泛應用在各種不同的電路上,尤其在功率管理方面(Power Management)更是目前主流技術,本論文設計一全數位PWM/PFM控制電路來控制直流-直流轉換器(DC-DC Converter)。全數位PWM/PFM控制電路可將頻率與Duty-cycle結合並合成出來,將一組參考方波有相同頻率,卻有各自不同的相位,通過多工器,並藉由漸增器(Incrementer)運作,可由該組方波組合出最大之輸出頻率,並控制兩個頻率控制位元K1和K2,可以合成各種頻率的波形輸出並控制輸出波形的Duty-cycle,其中使用一格雷編碼器(Gray encoder),得以控制多工器的輸出,而達到消除脈衝干擾(Glitch)問題的目的。藉由Cell-Based設計實現流程,使用TSMC 0.18um製程以圖形方式來驗證電路設計的Pre-Layout和Post-Layout模擬結果。
PWM / PFM widely applied in a variety of circuits, particularly in the power management is the current mainstream technology, the paper design of an All-Digital PWM / PFM control circuit to control the DC - DC converter, where the reference square waveforms with the same frequency but different phases are passed through a multiplexer to obtain the maximal frequency with an incrementer. Use frequency control word K1 and K2 can synthesize arbitrary output frequency and control the duty-cycle of output waveform. A Gray encoder is designed to eliminate the glitch problem. Pre-layout and post-layout simulation results based on the TSMC 0.18um cell-based implementation are illustrated to validate the design, which can be used for TSMC 0.18 um realization.
目錄 IV
圖目錄 VI
第一章、 序論 1
1.1 前言 1
1.2 研究動機 1
1.3 研究方法 2
1.4 論文大綱 3
第二章、 頻率合成器 4
2.1 背景 4
2.2 頻率合成器操作原理 5
2.2.1 電路運作原理 5
2.2.2 合成訊號分析 11
2.2.3 問題 12
2.3 雙路徑頻率合成器操作說明 13
2.3.1 雙路徑介紹 13
2.3.2 電路原理 14
2.3.3 問題 20
第三章、 電路設計與系統模擬 22
3.1 設計目的 22
3.2 電路架構 22
3.2.1 對1多工器 23
3.2.2 漸增器 24
3.2.3 格雷碼編碼器 24
3.2.4 具選擇性雙控制位元的Modulo- 演算電路 24
3.3 電路操作原理 28
3.3.1 Modulo- 演算分析 28
3.3.2 電路運作原理 29
3.4 系統架構修正 33
3.5 系統模擬與分析 35
3.5.1 全數位PWM/PFM控制電路之分析 37
3.5.2 系統分析與模擬 39
第四章、 電路實現模擬與電路佈局 46
4.1 章節介紹 46
4.2 流程簡介 46
4.2.1 RTL Level 47
4.2.2 Logic Synthesis Level 47
4.2.3 APR (Automatic Placement and Route) Level 47
4.2.4 Verification Level 50
4.2.5 Post-Layout Simulation 51
4.2.6 Tape Out 52
4.3 模擬流程 52
4.4 模擬結果 53
4.4.1 Pre-Layout Timing Simulation 53
4.4.2 Post-Layout Timing Simulation 55
4.4.3 Verification Level 57
4.5 規格表 58
4.6 規格比較 58
第五章、 結論和遠景 59
參考文獻 60
附錄A:全數位PWM/PFM控制電路系統模擬 61
附錄B:佈局圖 LAYOUT 62
附錄C:Bonding Diagram 63
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