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臺灣博碩士論文加值系統

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研究生:李宜衡
研究生(外文):Yi-Herng Lee
論文名稱:可適應性頻寬全數位鎖相迴路晶片設計
論文名稱(外文):Adaptive Bandwidth All-Digital Phase-Locked Loop chip design
指導教授:趙燿庚趙燿庚引用關係
學位類別:碩士
校院名稱:元智大學
系所名稱:通訊工程學系
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2009
畢業學年度:97
語文別:中文
論文頁數:43
中文關鍵詞:鎖相迴路全數位鎖相迴路全數位可適應性頻寬鎖相迴路
外文關鍵詞:PLLADPLLAB ADPLL
相關次數:
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鎖相迴路之設計在可適應性調整頻寬下,可針對不同操作頻率,改變迴路特性,達到最佳的鎖相性能。然而,傳統類比可適應性頻寬鎖相迴路較難控制迴路參數,且類比電路的設計複雜度高、製作成本高等缺點,我們將設計全數位架構之可適應性頻寬鎖相迴路,並設計一創新的全數位迴路濾波器,降低電路複雜度。
藉由ASIC Cell-based IC Design Flow,使用TSMC 0.18um製程以圖形方式來驗證設計電路之Pre-Layout和Post-Layout模擬結果。
Phase-locked loop design in the adaptive bandwidth, for different operating frequency, enables to change the circuit characteristics to achieve the optimal performance. However, the traditional Analog Adaptive-Bandwidth Phase-locked loop, it is challenging to control the parameter. Moreover, the analog circuit design has the higher design complexity and the higher production cost. Hence, we proposed a All-Digital Adaptive-Bandwidth Phase-locked loop, and we will also design the new All-Digital loop filter to reduce the circuit complexity.
Pre-layout and post-layout simulation results based on the TSMC 0.18um cell-based implementation are illustrated to validate the design, which can be used for TSMC 0.18 um realization.
目錄 IV
圖目錄 VI
第一章、 序論 1
1.1 前言 1
1.2 研究動機 1
1.3 研究方法 2
1.4 各章提要 2
第二章、 鎖相迴路介紹與可適應性頻寬鎖相迴路設計概念 3
2.1 PLL介紹 3
2.1.1 PLL基本架構與運作原理 3
2.1.2 PLL分類 4
2.1.3 PLL應用 4
2.2 AB PLL設計概念與性能分析 5
2.2.1 AB PLL設計概念 5
2.2.2 AB PLL性能分析 6
第三章、 可適應性頻寬PLL數學模型設計 8
3.1 連續時間二階PI controlled PLL數學模型與 、 的控制 8
3.2 連續時間可適應性頻寬PLL數學模型 9
3.3 離散時間二階PI controlled PLL數學模型與 、 的控制 9
3.4 離散時間可適應性頻寬PLL數學模型 10
3.5 實驗與模擬 10
3.5.1 實驗與模擬方式 10
3.5.2 模擬結果 11
實驗IV 、 、 、 之離散時間數學模型 11
3.5.3 觀察與討論 11
第四章、 全數位可適應性頻寬鎖相迴路電路設計 12
4.1 二階PI controlled ADPLL電路架構 12
4.2 PD電路 12
4.2.1 PD電路架構 12
4.2.2 PD電路timing diagram 13
4.2.3 PD電路數學模型 13
4.3 NCO電路 14
4.3.1 NCO電路架構 14
4.3.2 NCO電路timing diagram 14
4.3.3 NCO電路數學模型 15
4.4 FD電路 16
4.5 PIC DLF電路 16
4.5.1 PIC DLF電路架構與設計概念 16
4.5.2 Module-N WE電路 17
4.5.3 TDC_I與TDC_P電路 19
4.5.4 PIC DLF數學模型 21
4.6 二階PI controlled ADPLL電路架構與數學模型 22
4.7 參數設定與AB ADPLL 22
4.8 實驗與模擬 23
4.8.1 實驗模擬方式 23
4.8.2 模擬結果 23
實驗II 、 、 之AB ADPLL電路 23
4.8.3 觀察與討論 24
第五章、 全數位可適應性頻寬鎖相迴路電路實現模擬 25
5.1 實現之可適應性頻寬鎖相迴路電路 25
5.2 Cell-Based設計流程簡介 26
5.2.1 RTL Level 26
5.2.2 Logic Synthesis Level 26
5.2.3 APR (Automatic Placement and Route) Level 27
5.2.4 Verification Level 29
5.2.5 Post-Layout Simulation 29
5.2.6 Tape Out 30
5.3 模擬流程 31
5.4 模擬結果 32
5.4.1 Pre-Layout Timing Simulation 32
5.4.2 Post-Layout Black Box-Level Timing Simulation 33
5.5 Verification Level 35
5.6 晶片規格 35
第六章、 結論與未來展望 36
參考文獻 37
附錄C. 佈局平面圖 38
附錄D. Bonding Diagram 39
[1]S. Sidiropoulos, D. Liu, J. Kim, G. Wei, and M. Horowitz, “Adaptive bandwidth DLLs and PLLs using regulated supplyCMOS buffers,” IEEE Symp. VLSI Circuits Dig. Tech. Papers,June 2000, pp. 124–127
[2]J. G. Maneatis, “Low-jitter process-independent DLL and PLLbased on self-biased techniques,” IEEE J. Solid-State Circuits, vol.31, pp. 1723–1732, Nov. 1996.
[3]Jaeha Kim, Member, IEEE, Mark A. Horowitz, Fellow, IEEE, and Gu-Yeon Wei, Member, IEEE” Design of CMOS Adaptive-Bandwidth PLL/DLLs:A General Approach”
[4]Chau, Y.A.; Chen-Feng Chen; Kwn-Dai Tsai;” Design and analysis of adaptive-bandwidth all-digital phase-locked loop” IEEE CNF Nov. 28 2007-Dec. 1 2007 Page(s):68 – 71
[5]黃俊嘉” 基於改良式Modulo-N並具任意可調責任週期之全數位頻率合成器”June 2008
[6]V. Kratyuk, P. K. Hanumolu, ,U.-K. Moon, , and K. Mayaram, “Design Procedure for All-Digital Phase-Locked Loops Based on a Charge-Pump Phase-Locked-Loop Analogy” IEEE Trans. Circuits and Systems— II: EXPRESS BRIEFS, Vol. 54, NO. 3, MARCH 2007
[7]劉喜貴”以Modulo-N 演算與Flying-Adder為基礎之全數位頻率合成器”,Jane 2007
[8] ROLAND E. BEST“Phase-Locked Loops DESIGN, SIMULATION AND APPLICATION”
[9] 王凱平”全數位式鎖相迴路之設計與分析”
QRCODE
 
 
 
 
 
                                                                                                                                                                                                                                                                                                                                                                                                               
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