臺灣博碩士論文加值系統

兩點校正數位晶片主運用在晶片酸鹼度計系統；酸鹼度計的量測與氫離子濃度有直接相關性，酸鹼度與濃度呈線性關係，理論上此方程式是一個常數線性方程式，但是，實際上此方程式受電極中溫度與條件的影響。因此在一般酸鹼電極有兩個常見的測定技術：單點校正和兩點校正，而本論文是採用兩點校正技術。
時脈閘控設計方法是一降低動態功率消耗之低功率設計方法，其利用時脈閘控元件來控制其後的緩衝器標準元件、延遲標準元件與暫存器標準元件是否動作，時脈閘控設計方法是一優異低功率設計技術。
我們使用低功率標準元件庫與時脈閘控方法實現兩點校正數位晶片，在此晶片有低功率控制模式，讓此數位電路擁有一般操作模式與低功耗模式；在我們的研究裡最終分析證明，以時脈閘控法設計之兩點校正數位電路，在進入低功耗模式後，可將功率消耗降至極低之狀態，並成功抑制大部分動態功率之消耗，藉此達到低功率消耗之效果，這個時脈閘控方法與低功率標準元件庫可允許我們優化我們的可攜式晶片酸鹼度計系統的功耗。
本研究依據台灣積體電路公司 0.35um 2P4M 3.3V CMOS製程技術進行下線實做與驗證。本研究IC晶片實做部分由國家晶片中心(CIC)支持進行下線實做

Clock gating is a dynamic power reduction method in which the clock signals are stopped for selected register banks during times when the stored logic values are not changing , clock gating is a well-established power-saving technique that has been used for years .
We use low-power standard cell library and clock gating method to implementing a Two-Point Calibration (TPC) processor with Low Power Controller (LPC) for Ion-Sensitive Field-Effect Transistor (ISFET). Event-driven power analysis indicated a power saving of 87.89% during the low power mode of TPC chip. Availability of this clock-gated low-power standard cell library allows us to optimize the power consumptions of our portable ISFET systems, such as pH meters and remote sensor nodes for continuous water quality and environment monitoring applications. The TPC is based on TSMC 0.35um 2P4M 3.3V CMOS technology.

目錄

中文摘要 Ⅰ
Abstract Ⅱ
誌謝 Ⅲ
目錄 Ⅴ
圖目錄 Ⅶ
表目錄 Ⅸ

第一章 序論 1
1-1 研究背景與文獻探討 1
1-2研究動機及目的 5
1-3設計流程 6
第二章 低功率設計原理與理論 8
2-1 功率消耗原理 8
2-1-1 逆向電流造成之功率消耗 8
2-1-2 次啟始電流造成之功率消耗 11
2-1-3 氧化層下閘極電流造成之功率消耗 12
2-1-4 內部功率消耗 12
2-1-5 短路電流功率消耗 14
2-1-6 切換功率消耗 16
2-2 現行一般低功率IC 設計解決方案 20
2-2-1 降低工作電壓 20
2-2-2 時脈閘控 21
2-2-3 多重臨界電壓標準元件庫 22
2-2-4 功率開關技術 22
2-2-5 動態電壓頻率調整 24
第三章 標準元件資料庫建立 25
3-1 開發中原電子所標準元件資料庫模擬設計 25
3-2 開發中原電子所標準元件資料庫佈局要點 25
3-2-1 在輸出/入處預先放置接觸孔 25
3-2-2 中原電子所標準元件佈局設計法則 27
3-3 建立Milkyway 資料庫 28
3-4 粹取標準元件特徵值及建立非線性延遲模型 30
第四章 時脈閘控之兩點校正數位晶片設計 32
4-1 兩點校正數位晶片設計 33
4-1-1 兩點校正演算法 33
4-1-2 兩點校正佈局後模擬 35
4-1-3 兩點校正晶片佈局摘要 38
4-1-4 兩點校正數位晶片功率分析 40
4-2 兩點校正時脈控制晶片設計 41
4-2-1 兩點校正時脈控制晶片佈局後模擬 42
4-2-2 兩點校正時脈控制晶片佈局摘要 45
4-2-3 兩點校正時脈控制晶片功率分析 46
4-3 晶片總合功率消耗分析 46
第五章 結論 48

附件一 標準元件庫功率消耗分析比較 49
附件二 SIMUCAD AccuCell 操作與設定 56
附件三 兩點校正時脈控制晶片RTL 程式碼 66

參考文獻 68
作者簡介 70

圖目錄

圖1-1 時脈閘控之設計原理 2
圖1-2 低功率之八位元微控制器 3
圖1-3 雙重電壓源標準元件之晶片佈局技術 3
圖1-4 動態電壓頻率調整 4
圖1-5 兩點校正線路佈局圖比較 5
圖1-6 兩點校正數位晶片設計流程 7
圖2-1 反向器之逆向電流 9
圖2-2 反向器之次啟始電流 11
圖2-3 反或閘邏輯標準元件真值表 12
圖2-4 反或閘邏輯標準元件狀態轉換圖與移轉機率 13
圖2-5 短路電流功率消耗 14
圖2-6 短路電流功率消耗與輸出電容關係 15
圖2-7 基本反向器元件電流與電壓關聯圖 15
圖2-8 切換功率消耗示意圖 17
圖2-9 HSPICE 模擬反向器標準元件結果 19
圖2-10 不同工作電壓功率消耗示意圖 21
圖2-11 時脈閘控法示意圖 21
圖2-12 功率開關法示意圖 23
圖2-13 多重臨界電壓設計範例 23
圖3-1 自動佈局軟體連接線示意圖 26
圖3-2 標準元件在繞線間距處打上接觸孔實例 26
圖3-3 中原電子所標準元件設計法則 28
圖3-4 Milkyway 資料庫結構圖 29
圖3-5 Accucell 資料建立流程 31
圖4-1 時脈閘控之兩點校正數位晶片設計 32
圖4-2 時脈閘控之兩點校正數位晶片 33
圖4-3 兩點校正數位晶片演算流程 34
圖4-4 兩點校正佈局後模擬 37
圖4-5 兩點校正佈局全圖 38
圖4-6 兩點校正晶片打線圖 40
圖4-7 時脈閘控之兩點校正數位晶片設計 42
圖4-8 兩點校正時脈控制晶片佈局後模擬 44
圖4-9 兩點校正時脈控制晶片佈局全圖 45
圖4-10 時脈閘控之兩點校正數位晶片設計 47


表目錄

表1-1 時脈閘控設計之功率消耗效能分析結果 2
表1-2 低功率晶片的設計技術 4
表1-3 兩點校正線路功率消耗分析比較表 6
表2-1 反向器標準元件面積 10
表2-2 反向器標準元件逆向飽和電流 10
表4-1 二元逼近法模擬誤差值 35
表4-2 兩點校正數位晶片利用率 39
表4-3 兩點校正數位晶片標準元件使用數量 39
表4-4 時脈閘控設計之功率消耗效能分析結果 41
表4-5 兩點校正時脈控制晶片利用率 45
表4-6 兩點校正時脈控制晶片之功率消耗效能分析結果 46
表4-7 晶片總合功率消耗分析結果 47

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