臺灣博碩士論文加值系統

本研究同時考慮轉態延遲障礙(transition delay fault, TDF)與電晶體固定開路障礙(stuck-open fault, SOF)，提出產生其測試圖樣方法以應用於加強型之掃瞄測試設計電路中。首先分析各種邏輯閘轉態延遲及固定開路兩種障礙分別需要之測試圖樣，由其中的關係找出最優先及次要優先的測試圖樣參考資料。針對原電路之組合電路部份，本方法藉由SAF測試圖樣建立出其驅動向量(activation vector, AV)，依據此驅動向量產生相對應的啟動向量(initialization vector, IV)。程式實現過程中，使用greedy壓縮與障礙模擬，以減少測試圖樣數量。依照此方可以判斷出那些TDF或SOF為可測得或不可測得。最後我們使用ISCAS89 全部電路產生測試圖樣，其障礙涵蓋率(fault coverage)與測試效能(test efficiency)都有很好的表現。

In this thesis, we propose a method of the test pattern generation for enhanced-scan circuits which is considered transition delay fault and stuck-open fault simultaneously. Firstly, we analyze the test pattern of transition delay fault and stuck-open fault in primitive gates and define the priority. In the process, we establish the activation pattern by stuck-at fault patterns for the circuit in combinational part. According to the activation pattern, the corresponsive initialization pattern can be generated. We also use the greedy compression and fault simulation to reduce the test pattern count. The method can define which transition delay fault or stuck-open fault is testable fault or untestable fault. Finally, Using all of the ISCAS89 benchmark circuits to generate test patterns, and the experiment results has excellent performance for fault coverage and test efficiency.

目錄
中文摘要 I
Abstract II
致謝 III
目錄 IV
圖目錄 VI
表目錄 VII
第一章 導論 1
1-1 轉態延遲與電晶體固定開路障礙之關聯 4
1-2 研究動機與目標 6
1-3 同時產生TDF與SOF測試圖樣之研究近況 11
1-4 論文架構 13
第二章 同步尋找TDF與SOF測試圖樣優先順序 14
2-1 當針對的邏輯閘未準備任何TDF與SOF測試圖樣 15
2-2 當針對的邏輯閘已準備某些TDF與SOF測試圖樣 20
第三章 程式實現流程與方法 22
3-1 將序向式電路修改為組合式電路 24
3-2 產生AV之過程與方法 27
3-2-1 使用隨機測試圖樣產生AV 27
3-2-2 使用決定性測試圖樣產生AV 28
3-2-3 產生IV順序群組 30
3-3 產生IV之過程與方法 35
3-3-1 依照IV順序群組產生IV 35
3-3-2 針對IV進行TDF與SOF障礙模擬 36
3-3-3 產生IV之範例 40
3-4 使用greedy方法壓縮IV 43
3-5 判斷不可測得之障礙 44
第四章 實驗數據分析 45
第五章 結論 53
參考文獻 54
附錄 55
圖目錄
圖1: TDF與IRF模型 2
圖2: 不可測得之SOF可能會造成TDF測試失敗 3
圖3: 2-input NAND與相對應之CMOS電路 5
圖4: C17電路 6
圖5: 產生SOE-TDF 11
圖6: 修改邏輯閘意識圖 12
圖7: 2-input NAND與其CMOS電路 17
圖8: 產生IV(1,1,0) 18
圖9: 程式實現流程圖 23
圖10: 修改電路成組合式電路部份 26
圖11: 使用AV_method_1產生AV 28
圖12: 使用AV_method_2產生AV 29
圖13: 2-input AND全互補式CMOS電路 13
圖14: C17輸入SAF測試圖樣 33
圖15: 上群組第二優先(b)之測試圖樣 40
圖16: C17輸入AV後各端點邏輯值 42
圖17: 2-input NAND 44
圖18: 產生IV(1,1) 44
表目錄
表1:C17之TDF測試圖樣 7
表2:C17之SOF測試圖樣 7
表3:TDF測試圖樣可測得之SOF 8
表4:針對未被測得SOF所產生之測試圖樣 9
表5:TDF與SOF測試圖樣 10
表6:2-inputNAND之TDF與SOF測試圖樣群 15
表7:3-inputNOR之TDF與SOF測試圖樣群 18
表8:PI之TDF測試圖樣群 19
表9:INVERTER之TDF與SOF測試圖樣群 19
表10:3-inputNAND之TDF與SOF測試圖樣群 20
表11:Q端邏輯閘發生狀況與修改條件 25
表12:greedy壓縮範例 29
表13:障礙模擬結果 33
表14:根據障礙模擬結果所產生之IVgroup 34
表15:PI之TDF測試圖樣群 37
表16:IVgroup 42
表17:根據IVgroup產生IV 42
表18-1: 產生SAF測試圖樣結果 46
表18-2: 產生SAF測試圖樣結果 47
表19-1:同時產生TDF與SOF測試圖樣結果(AV_method_1) 47
表19-2:同時產生TDF與SOF測試圖樣結果(AV_method_1) 48
表20-1:同時產生TDF與SOF測試圖樣結果(AV_method_2) 49
表20-2:同時產生TDF與SOF測試圖樣結果(AV_method_2) 50
表21:TDF與SOF障礙涵蓋率(%) 51
表22:測試圖樣對比較 52
表A1:INVERTER之TDF與SOF測試圖樣群 55
表A2:2-inputAND之TDF與SOF測試圖樣群 55
表A3:2-inputNAND之TDF與SOF測試圖樣群 56
表A4:2-inputOR之TDF與SOF測試圖樣群 56
表A5:2-inputNOR之TDF與SOF測試圖樣群 56

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