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研究生:張言宇
研究生(外文):Yen-Yu Chang
論文名稱:可反向轉換之6-bit 4Gs/s 快閃式類比數位轉換器
論文名稱(外文):A 6-bit 4Gs/s Flash ADC with Reverse Conversion
指導教授:陳朝烈陳耀煌陳耀煌引用關係
學位類別:碩士
校院名稱:崑山科技大學
系所名稱:電子工程研究所
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2010
畢業學年度:98
語文別:中文
論文頁數:42
中文關鍵詞:類比數位轉換器數位類比轉換器自我測試
外文關鍵詞:ADCDACSelf test
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本文提出一個可反向轉換之6-bit 4GS/s快閃式類比數位轉換器(Flash ADC),藉由電流模式電路以及開關電路控制,使單一電路具有高速且能雙向轉換,並使用誤差修正技術提升電路精確度,改善需要一組ADC和DAC電路才能作訊號處理和效能檢測的缺點,省去一個電路設計和佈局成本。
模擬結果顯示在取樣頻率4Gs/s,輸入訊號500MHz,INL和DNL分別為+0.7LSB~-0.52LSB和+0.34LSB~-1LSB,SNDR為30.65dB,ENOB為4.84Bit。整個類比/數位轉換器在供應電壓為1.8V運作下功率消耗約296mW,使用TSMC 0.18μm CMOS製程。


A 6-bit 4GS/s flash analog to digital converter (ADC) capable of reverse conversion is proposed. Utilizing current mode circuits and switch controls, the ADC features lower power and bidirectional conversion functions. We propose an error correction technique to enhance circuit accuracy and improve the disadvantage that both two-way signal processing and performance measurement require an ADC and DAC pair. Thus the design and area cost are much reduced. The test chip implemented with TSMC 0.18um technology is measured that under 4Gs/s, 500MHz input signal, the INL and DNL are +0.7LSB~-0.52LSB +0.34LSB~-1LSB LSB respectively. The measured SNDR is 30.65dB and the equivalent ENOB is 4.84Bit. The whole ADC is power supplied 1.8v, consumes 296mW@4Gs/s.

摘要 V
ABSTRACT VI
誌謝 VII
目錄 VIII
圖目錄 X
表目錄 XII
一.簡介 1
二.整合型雙向轉換器架構概論 3
2.1 理想類比數位轉換器(IDEAL ANALOG TO DIGITAL CONVERTER,IDEAL ADC) 3
2.2 類比數位轉換器特性參數 4
2.2.1 動態特性 4
2.2.2 靜態特性 7
2.3 類比數位轉換器和數位類比轉換器架構介紹 9
2.3.1 快閃式類比數位轉換器(FLASH ANALOG TO DIGITAL CONVERTER,FLASH ADC) 9
2.3.2 二進位加權電流式數位類比轉換器(BINARY-WEIGHTED CURRENT STEERING DAC) 10
2.4 自我測試類比數位轉換器 11
三. 可反向轉換之類比數位轉換電路設計 14
3.1 ADC架構 14
3.2 DAC架構 15
3.3 編碼器架構 15
3.3.1 泡沫消除電路(BUBBLE CANCELLATION) 15
3.3.2 熱碼轉葛雷碼(THERMOMETER CODE TO GRAY CODE) 16
3.3.3 葛雷碼轉二進位碼(GRAY CODE TO BINARY CODE) 17
3.4 系統電路設計 18
3.4.1 前置放大器(PREAMPLIFIER) 18
3.4.2 閂鎖電路(LATCH) 19
3.4.3 電流式邏輯閘(CURRENT MODE LOGIC ) 21
3.5 週邊電路 23
3.5.1 時脈產生器(CLOCK GENERATOR) 23
3.5.2偏壓電路(BIAS CIRCUIT) 24
3.5.3 開關電路(SWITCH CIRCUIT) 25
四.電路模擬與效能量測 26
4.1 DAC模擬結果 26
4.1.1 INL/DNL量測 27
4.1.2 SNDR量測 28
4.2 ADC模擬結果 28
4.2.1 INL/DNL量測 32
4.2.2 SNDR量測 33
4.2.3 製程偏移量測 34
4.3 電路效能統整 34
五.結論與未來工作 36
參考文獻 37


[1]I-Hsin Wang and Shen-Iuan Liu, “A 4-bit 10GSample/sec Flash ADC with Merged Interpolation and Reference Voltage.’’ IEEE Asian Solid-State Circuits Conference, Janpan, Nov.2008, pp.377-380.
[2] Sheng-Chuan Liang, Ding-Jyun Huang, Chen-Kang Ho, and Hao-Chiao Hong, “10 GSamples/s, 4-bit, 1.2V, Design-for-Testability ADC and DAC in 0.13μm CMOS technology.’’ IEEE Asian Solid-State Circuits Conference, Korea, Nov.2007, pp. 416-419.
[3] Michael Choi and Asad A. Abid , “A 6-b 1.3-Gsample/s A/D Converter in 0.35-μm CMOS.’’ IEEE J. Solid-State Circuits, vol. 36, Dec. 2001, pp.1847-1858.
[4] Kwangho Yoon, Sungkyung Park, Wonchan Kim, “A 6b 500MSample/s CMOS Flash ADC with a Background Interpolated Auto-Zeroing Technique.’’ IEEE international Solid-state Circuits Conference, Korea, Feb.1999, pp.326-327
[5] Peter C. S. Scholtens and Maarten Vertregt, “A 6-b 1.6-Gsample/s Flash ADC in 0.18-μm CMOS Using Averaging Termination.’’ IEEE J. Solid-State Circuits, vol. 37, Dec. 2002, pp. 1599-1609.
[6] Koen Uyttenhove and Michiel S. J. Steyaert, “A 1.8-V 6-Bit 1.3-GHz Flash ADC in 0.25-μm CMOS.’’ IEEE J. Solid-State Circuits, vol. 38, Jul. 2003, pp.1115-1122.
[7] Adam Hart and Sorin P. Voinigescu, “ A 1 GHz Bandwidth Low-Pass ADC With 20–50 GHz Adjustable Sampling Rate’’ IEEE J. Solid-State Circuits, vol. 44, May 2009 , pp.1401-1414.
[8] Jason Wibbenmeyer and Chien-In Henry Chen, “Built-In Self-Test for Low-Voltage High-Speed Analog-to-Digital Converters’’, IEEE TRANSACTIONS ON INSTRUMENTATION AND MEASUREMENT, vol. 56, Dec 2007, pp 2748-2756.
[9] Sunghyun Park, Yorgos Palaskas and Michael P. Flynn, “A 4-GS/s 4-bit Flash ADC in 0.18-μm CMOS.’’ IEEE J. Solid-State Circuits, vol. 42, Sep.2007, pp.1865-1872.
[10] Brian P. Ginsburg and Anantha P. Chandrakasan, “500-MS/s 5-bit ADC in 65-nm CMOS With Split Capacitor Array DAC.’’ IEEE J. Solid-State Circuits, vol. 42, Apr.2007 , pp.739-747.
[11] Bob Verbruggen, Jan Craninckx, Maarten Kuijk,Piet Wambacq, and Geert Van der Plas, “A 2.2 mW 1.75 GS/s 5 Bit Folding Flash ADC in 90 nm Digital CMOS.’’ IEEE J. Solid-State Circuits, vol. 44, Mar.2009, pp.874-882.
[12] Ayman Ismail and Mohamed Elmasry, “A 6-Bit 1.6-GS/s Low-Power Wideband Flash ADC Converter in 0.13-μm CMOS Technology.’’ IEEE J. Solid-State Circuits, vol. 43, Sep. 2008 , pp.1982-1990.
[13] Chun-Ying Chen, Michael Q. Le, and Kwang Young Kim, “A Low Power 6-bit Flash ADC With Reference Voltage and Common-Mode Calibration.’’ IEEE J. Solid-State Circuits, vol. 44, Apr. 2009, pp.1041-1046.
[14] Kazuaki Deguchi, Naoko Suwa, Masao Ito, Toshio Kumamoto, and Takahiro Miki, “A 6-bit 3.5-GS/s 0.9-V 98-mW Flash ADC in 90-nm CMOS.’’ IEEE J. Solid-State Circuits, vol. 43, Oct. 2008, pp.2303-2310.
[15] Hairong Yu and Mau-Chung Frank Chang, “A 1-V 1.25-GS/S 8-Bit Self-Calibrated Flash ADC in 90-nm Digital CMOS.’’ IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS—II: EXPRESS BRIEFS, vol. 55, Jul.2008, pp 668-672.
[16] Jurgen Deveugele and Michiel S. J. Steyaert, “A 10-bit 250-MS/s binary-weighted current-steering DAC .’’ IEEE J. Solid-State Circuits. vol. 41, Feb. 2006, pp. 320-329.
[17] Mohamed W. Allam and Mohamed I. Elmasry, “Dynamic Current Mode Logic (DyCML): A New Low-Power High-Performance Logic Style. ’’ IEEE J. Solid-State Circuits, vol. 36, Mar.2001, pp.550-558.
[18]Behzad Razavi, “Design of Analog CMOS Integrated Circuit, ’’ McGraw-Hill,Boston, 2001
[19]趙宜任, “Design of a 10-bit 50MHz Pipelined Analog-to-Digital Converter’’ Master Thesis, 崑山科技大學,June 2007


QRCODE
 
 
 
 
 
                                                                                                                                                                                                                                                                                                                                                                                                               
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1. 11. 周文賢、楊明璧、賴曉慧(2005)。品牌形象契合度及產品屬性契合度對消費者購買延伸產品意願之研究。交大管理學報,25,1,97-122。
2. 17. 封德台、謝雅菱(2006)。製造來源國與品牌名稱對消費者購買意願影響之研究-以國際性服飾品牌為例。經營管理論叢,2(1),47-63。
3. 28. 楊文惠、周雅燕(2005)。消費者成藥品牌知識與知覺風險、購買意願關係之研究-以感冒、咳嗽成藥為例。醫護科技學刊,7(3),221-235。
4. 24. 陳澤義、葉香麟(2007)。品牌形象、品牌關係與知覺品質關係之研究--以美白化妝品品牌為例。東吳經濟商學學報,58,1-30。
5. 33. 蔡東峻、李曉青(2005)。折扣比例、品牌形象和產品種類對消費者知覺品質和知覺風險的影響。中山管理評論,13(1),143-176。
6. 18. 胡凱傑、吳曉鈺(2009)。宅配業品牌形象與品牌聯盟契合度對消費者購買意願之影響。中華管理評論國際學報,12(2),1-21。
7. 5. 何雍慶、蘇子炘、張永富(2004)。消費者體驗與訊息處理路徑對品牌延伸購買態度之影響。行銷評論,1(1),1-24。
8. 8. 李維倫、林耀盛、余德慧(2007)。文化的生成性與個人的生成性:一個非實. 體化的文化心理學論述。應用心理研究,34,145-194。
9. 14. 林南宏、王文正、邱聖媛、鍾怡君(2007)。產品知識及品牌形象對購買意願的影響-產品類別的干擾效果。行銷評論,4(4),481-504。