在半導體製造中，隨著大量資金的投入以及高水準的市場競爭力下，半導體製造業必須持續不斷地研發新的製程技術來增加市場佔有率以及更多的利潤。而週期時間的降低在半導體晶圓製造業中則能提高生產率、增加產品可靠度以及改善產品品質。因此本研究針對半導體晶圓製造廠的週期時間進行改善。
研究中以五種不同類型的產品投入晶圓模擬模型當中，並加入投料量、派工法則與機器數量，討論在不同的因子組合下，對於晶圓廠中的週期時間的影響。並將投料量分成高低了中水準，四種派工法則以及兩種機器數量。
每日投片量分為600與1100片，派工法則有常見的先進先出法（FCFS）、關鍵比值法（CR）、最早到期日法（EDD）以及到期日指定法（DDQ），機器數量以瓶頸機台為基準不增加和增加一台機器為高低水準。
由以上因子經由模擬的實驗找出對週期時間影響最顯著的因子組合，並以此因子組合進行經濟效益的評估，以分析探討實務上對於因子的組合是否合適，並提供給管理決策者一可模擬操作之平台。

In recent years, with the huge capital investments and high level of market competitiveness, semiconductor manufacturing industries must innovate of new process technology to increase market share and profit. Cycle time reduction is proved to increase productivity, product reliability, and product quality in wafer manufacturing. Hence, this study of wafer manufacturing was focus on cycle time reduction.
There are five different kinds of products in the wafer simulation model. This simulation model also contains three factors, that is amount of feeding material、dispatching rule and number of machines. The influence of cycle time reduction in the different factor combination is compared and discussed in this research.
Furthermore, four levels of dispatching rules, two levels of feeding material, and two levels of number of machines are conducted in this research. The result shows that the factor combination with the most significant effect on cycle time reduction is 600 chips per day, Due Date Quoting dispatching rule, and adding one machine to photo workstation. However, according to the analysis of adding one machine will have more cost and could not achieve break-even in appropriate time. Therefore, cycle time reduction should be achieved using Due Date Quoting and 600 chips per day without adding any machine under financial analysis.

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明志科技大學碩士論文口試委員審定書 ii
明志科技大學學位論文授權書 iii
誌謝 iv
摘要 v
Abstract vi
目錄 vii
圖目錄 ix
表目錄 xi
第一章 緒論 1
1.1 研究動機 1
1.2 研究目的 2
第二章 文獻探討 5
2.1 半導體製程 5
2.2 晶圓模擬模型發展 9
2.2.1 模擬系統定義 9
2.2.2 晶圓廠模擬模型 10
2.2.3 週期時間 14
2.3 影響因子相關文獻探討 16
2.3.1 派工法則 16
2.3.2 投料量與機台數量 22
第三章 研究方法 26
3.1 問題分析與定義 26
3.1.1 問題分析 26
3.1.2 晶圓模擬廠定義 27
3.2 模擬模型系統概述 29
3.2.1 模型系統說明 30
3.2.2 相關假設 37
3.3 因子設計 37
3.3.1 投料量 38
3.3.2 派工法則 38
3.3.3 機台數量 39
3.4 模型驗證 40
第四章 研究成果 53
4.1 問題說明 53
4.2 因子組合 55
4.3 模擬結果 57
4.4 統計分析 59
4.5 經濟效益評估 71
第五章 結論與未來研究方向 75
5.1 結論 75
5.2 未來研究方向 76
參考文獻 77

圖目錄
圖一、研究流程圖 4
圖二、晶圓製造流程 [15] 6
圖三、CMOS製造流程 9
圖四、晶圓模擬模型示意圖 27
圖五、晶圓流程示意圖 28
圖六、晶圓模擬模型（第一部分） 34
圖七、晶圓模擬模型（第二部分） 35
圖八、晶圓模擬模型（第三部分） 36
圖九、晶圓模擬模型（第四部分） 36
圖十、簡單性實驗週期時間A於情境一與情境二的P-value值分析結果 49
圖十一、週期時間A於情境一與情境二的盒鬚圖 50
圖十二、簡單性實驗週期時間B於情境一與情境二的P-value值分析結果 51
圖十三、週期時間B於情境一與情境二的盒鬚圖 52
圖十四、研究進行圖 53
圖十五、常態機率圖 60
圖十六、獨立性檢定 61
圖十七、齊一性檢定 61
圖十八、常態分析圖 62
圖十九、獨立性檢定 63
圖二十、齊一性檢定 63
圖二十一、各因子的主效應圖 64
圖二十二、各因子間的交互作用 66
圖二十三、全因子的變異數分析 67
圖二十四、刪除不顯著因子的變異數分析 68
圖二十五、FCFS的平均週期時間 70
圖二十六、CR的平均週期時間 70
圖二十七、CR的平均週期時間 70
圖二十八、DDQ的平均週期時間 70
圖二十九、A方案的現金流量圖 73
圖三十、B方案的現金流量圖 73


表目錄
表一、常見之派工法則 17
表二、Blocks建立方式及設定 30
表三、Elements建立方式及設定 31
表四、因子設定 39
表五、產品A投入與產出的Move值 41
表六、產品A於各站的平均週期時間 42
表七、產品A與B投入與產出的Move值 43
表八、產品A與B於各站的平均週期時間 44
表九、各種批量的平均週期時間 46
表十、各種批量的平均工作效率 47
表十一、情境一與情境二的週期時間A 49
表十二、情境一與情境二的週期時間B 50
表十三、各站點的處理時間 54
表十四、各產品投料間隔時間 54
表十五、因子組合 55
表十六、各站點的工作效率 57
表十七、週期時間模擬結果 58
表十八、投料量對週期時間的主效應 65
表十九、派工法則對週期時間的主效應 65
表二十、機器數量對週期時間的主效應 65
表二十一、產品對週期時間的主效應 65
表二十二、影響週期時間最顯著之因子 69
表二十三、最佳因子組合下的週期時間 69

[1]王文志，「建立評估晶圓批預計產出時間可達成性之機制」，逢甲大學工業工程與系統管理研究所碩士論文 (2005)。
[2]王相弼，「DBR模式在記憶體晶圓針測廠之應用」， 國立交通大學工業工程與管理所碩士論文 (2008)。
[3]任筱立，陳鈺璋，「中小型企業回應能力之提升－先進規劃排程之系統建置」，建國科大學報，Vol. 28, NO. 1, pp. 63-80 (2006)
[4]巫啟彰，「半導體晶圓製造廠中等候時間限制作業的放行控制法則」，國立清華大學工業工程與工業管理研究所碩士論文 (2006)。
[5]林玉貞，「限制驅導排程方法在晶圓廠黃光區之應用」， 國立交通大學工業工程與管理研究所碩士論文 (2000)。
[6]林於杏，蔡志宏，徐光弘，李慶恩，「半導體晶圓製造廠黃光區派工法則之研究」，中華管理評論國際學報，Vol.6, NO.6 (2003)，上網日期：2008/1/4，網址：http://cmr.ba.ouhk.edu.hk/cmr/webjournal/v6n6/6-6-7.pdf。
[7]林龍欽，「現場流程資料模式的構建與應用－以半導體封裝業在製品管制系統為例」，國立交通大學工業工程與管理所博士論文 (2000)。
[8]林則孟，系統模擬理論與應用，台北：滄海書局發行（2001）。
[9]洪文章，「晶圓廠之限制驅導式兩階段生產排程的應用－求最適當週期時間」，中華大學工業工程與管理研究所碩士論文 (1999)。
[10]胡方華，「300mm DRAM 晶圓廠模擬實驗平台建構與預約式搬運、投片派工機制之研究」，國立雲林科技大學工業工程與管理所碩士論文 (2007)。
[11]高正峰，「半導體廠提高達交率的派工法則」， 國立交通大學工業工程與管理研究所碩士論文 (2003)。
[12]張逸輝，「晶圓廠模擬模式之建立與分析」，國立成功大學製造工程研究所碩士論文 (2004)。
[13]許棟梁，黃嘉若，「半導體製造廠黃光區機台規劃的模擬研究」，計量管理期刊 ，Vol. 3, NO. 1, pp. 79-94 (2006)。
[14]劉其昌，「晶圓批量異常等待時間為導向之派工法則」，國立交通大學工業工程與管理研究所碩士論文 (2002)。
[15]謝忠良，「動態隨機存取記憶體廠投片規劃模擬分析探討」，長庚大學企業管理研究所碩士論文 (2004)。
[16] 羅文雄，蔡容輝，鄭岫盈譯，半導體製造技術，台北：滄海書局（2007）.
[17]Chen, Chien-Yu., Zhao, Zhen-ying., and Ball, “Quantity and Due Date Quoting Available to Promise,” Information Systems Frontiers, Vol. 3, NO. 4, pp. 447-448, (2001).
[18]Dummler, M.A., “Analysis of the Instationary Behavior of A Wafer Fab During Product Mix Changes,” Proceedings of the Winter Simulation Conference, Vol. 2, pp. 1436-1442, (2000).
[19]Haller, M. , Peikert, A., Thoma, J., “Cycle Time Management during Production Ramp-up,” Robotics and Computer Integrated Manufacturing, Vol. 19 , NO.1, pp. 183-188 (2003).
[20]Kuo, Y., Yang, T., Peters, B.A., and Chang, I., “Simulation Metamodel Development Using Uniform Design and Neural Networks for automated material handling systems in semiconductor wafer fabrication,” Simulation Modelling Practice and Theory, Vol. 15, NO.8, pp. 1002-1015, (2007).
[21]Lin, Y.H., and Lee, C.E., “A Total Standard WIP Estimation Method for Wafer Fabrication,” European Journal of Operational Research, Vol. 131, NO. 1, pp.78-94, (2001).
[22]Meyersdorf, D., and Yang, T., “Cycle time reduction for semiconductor wafer fabrication facilities,” IEEE /SEMI Advanced Semiconductor Manufacturing Conference and Workshop, pp. 418-423, (1997).
[23]Nemoto, K., Akcali, E., and Uzsoy, R.M., “Quantifying the Benefits of Cycle Time Reduction In Semiconductor Wafer Fabrication,” IEEE Transactions on Electronics Packaging Manufacturing, Vol. 23, NO. 1, PP. 39-47, (2000).
[24]Nayani, N., and Mollaghasemi, M., “Validation and Verification of the Simulation Model of a Photolithography Process In Semiconductor Manufacturing,” Proceedings of the Winter Simulation Conference, Vol. 2, pp. 1017–1022, (1998).
[25]Nazzal, D., Mollaghasemi, M., and Anderson, D., “A Simulation-based Evaluation of the Cost of Cycle Time Reduction in Agere Systems Wafer Fabrication Facility – A Case Study,” International Journal of Production Economics, Vol. 100, NO.2, pp. 300-313, (2006).
[26]O’Neil, P., “Performance Evaluation of Lot Dispatching and Scheduling Algorithms Through Discrete Event Simulation,” IEEE/SEMI International Semiconductor Manufacturing Science Symposium, pp. 21-24, (1991).
[27]Potoradi, J., Winz, G., and Lee, W.K., “Determining Optimal lot-size for a semiconductor back-end factory,” Proceedings of the Winter Simulation Conference, Vol. 1, pp. 720-726, (1999).
[28]Potti, K., and Whitaker, M., “Cycle Time Reduction At a Major Texas Instruments Wafer Fab,” IEEE/SEMI Advanced Semiconductor Manufacturing Conference and Workshop, pp. 106-110, (2003).
[29]Robert, G.S., “Verification and Validation Of Simulation Models,” In: D.J. Medeiros, E.F. Watson, J.S. Carson and M.S. Manivannan, (eds.) Proceedings of the Winter Simulation Conference, pp.121-130, (1998).
[30]Rose, O., “Improved Simple Simulation Models for Semiconductor Wafer Factories,” Proceedings of the Winter Simulation Conference, pp. 1708-1712, (2007).
[31]Rose, O., “Simulation Experimental Investigation on Job Release Control in Semiconductor Wafer Fabrication,” Proceedings of the Winter Simulation Conference, pp. 1737-1746 (2007).
[32]Sivakumar, A.I., “Simulation Based Cause and Effect of Analysis of Cycle Time Distribution in Semiconductor Backend,” Proceedings of the Winter Simulation Conference, 2, pp.1464-1471, (2000).
[33]Swe, A.N., Gupta, A.K., Sivakumar, A.I., and Lendermann, P., “Cycle time reduction at cluster tool in semiconductor wafer fabrication,” IEEE Electronics Packaging Technology Conference, pp. 671-677, (2006).
[34]Tien, V.S.Y., Teck, Y.E., Govindasamy, G.D., and Kamaruddin, S., “Application of Autosched AP Simulation Model in Wafer Fab,” IEEE International Conference on Semiconductor Electronics, pp. 846-850, (2006).
[35]Wien, L.M., “Scheduling Semiconductor Wafer Fabrication,” IEEE Transactions On Semiconductor Manufacturing, Vol. 1, NO. 3, pp.115-130, (1988).
[36]Zhang, M.T., and Tag, P.H., “Cycle Time Reduction Through Preventive Maintenance De-clustering,” IEEE International Symposium on Semiconductor Manufacturing, pp. 70-73, (2006).