跳到主要內容

臺灣博碩士論文加值系統

(3.235.120.150) 您好!臺灣時間:2021/08/06 02:32
字體大小: 字級放大   字級縮小   預設字形  
回查詢結果 :::

詳目顯示

我願授權國圖
: 
twitterline
研究生:黃劭瑋
研究生(外文):Shao-Wei Huang
論文名稱:應用在比較器的全平行優先權編碼器設計
論文名稱(外文):A Full Parallel Priority Encoder Design Used in Comparator
指導教授:張延任
指導教授(外文):Yen-Jen Chang
學位類別:碩士
校院名稱:國立中興大學
系所名稱:資訊科學與工程學系所
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2010
畢業學年度:98
語文別:中文
論文頁數:64
中文關鍵詞:互補式金氧半動態電路比較器優先權編碼器
外文關鍵詞:CMOS dynamic circuitComparatorPriority encoder
相關次數:
  • 被引用被引用:0
  • 點閱點閱:178
  • 評分評分:
  • 下載下載:0
  • 收藏至我的研究室書目清單書目收藏:0
在本論文中,我們提出了一個增強型的優先權編碼器,稱為全平行優先權編碼器,這個優先權編碼器可以應用於比較電路中。由於在這個全平行優先權編碼器中沒有串聯的NAND-type的路徑,因此效能比傳統的優先權編碼器更好。本論文所提出使用全平行優先權編碼器的比較器是以聯電UMC90奈米CMOS技術實作。模擬64位元比較器的結果顯示出,與使用NAND-type優先權編碼器設計的比較器及使用平MSB檢查比較法所設計的比較器相較之下,我們所提出的比較器分別可以達到39%及12%的效能改善。

In this paper, we propose an enhanced priority encoder, called full parallel priority encoder (FPPE) that can be used in comparator circuitry. Because there is no serial NAND-type path, the performance of FPPE is better than that of the conventional priority encoder. The comparator with FPPE is implemented in UMC 90nm CMOC technology. The simulation results show that the proposed design is 39% and 12% faster than the comparator based on NAND-type priority encoder and the comparator based on parallel MSB checking comparison, respectively.

目 錄
中文摘要 I
英文摘要 III
目 錄 V
表目錄 VII
圖目錄 VIII
1. 簡介 1
2. 相關研究 5
2.1 優先權編碼器 5
2.2 比較器 16
3. 應用於比較器的全平行優先權編碼器設計 27
3.1 全平行優先權編碼器 27
3.2 全平行優先權編碼器應用於比較器 34
4. 實驗結果分析 47
4.1 優先權編碼器實驗結果分析 47
4.2 比較器實驗結果分析 55
5. 結論 61
6. 未來展望 62
7. 參考文獻 63


表目錄
表1. 比較器輸出訊號的意義 34
表2. 8-BIT 優先權編碼器的效能比較表 50
表3. 32-BIT優先權編碼器比較表 54
表4. 8-BIT比較器效能比較表 57
表5. 64-BIT比較器效能比較表 59


圖目錄
圖1. 4-BIT PMOS-TYPE優先權編碼器 5
圖2. PMOS型態的優先權編碼器 8
圖3. 32-BIT PMOS-TYPE 優先權編碼器 10
圖4. NAND-TYPE優先權編碼器 11
圖5. 4-BIT NAND-TYPE優先權編碼器 12
圖6. 32-BIT NAND-TYPE優先權編碼器 15
圖7. PRIORITY-ENCODING-BASED比較器 16
圖8. PRIORITY-ENCODING-BASED比較器所使用的演算法流程 17
圖9. 大小關係決定模組 18
圖10. 64-BIT PRIORITY-ENCODING-BASED比較器 20
圖11. PARALLEL-MSB-CHECKING-BASED比較器演算法流程 21
圖12. 平行式最高位元檢查法比較器電路架構 21
圖13. 平行式最高位元檢查法比較器第一步驟的AND邏輯 22
圖14. 資料轉換電路設計 23
圖15. 平行式最高位元檢查法比較器第三步驟的動態AND邏輯 24
圖16. 平行式最高位元檢查法比較器第四步驟的OR邏輯 24
圖17. 64-BIT平行式最高位元檢查法比較器 25
圖18. 4-BIT全平行優先權編碼器 27
圖19. 8-BIT全平行優先權編碼器 28
圖20. 可擴充的8-BIT全平行優先權編碼器 31
圖21. 32-BIT全平行優先權編碼器 33
圖23. 本論文所提出的8-BIT FPPE-BASED比較器 35
圖24. 本論文提出的比較器所使用的AND邏輯 37
圖25. AND邏輯運作(1) 38
圖26. AND邏輯運作(2) 38
圖27. AND邏輯運作(3) 39
圖28. FPPE-BASED比較器的第四個步驟 40
圖29. OR邏輯輸入端預先漏電機制運作(1) 40
圖30. OR邏輯輸入端預先漏電機制運作(2) 41
圖31. 64-BIT FPPE-BASED比較器 42
圖32. 影響第二層比較器運算的原因 42
圖33. 多工器設計方式 42
圖34. FPPE中加入多工器 43
圖35. 使64位元比較器正常運作解決方法 44
圖38. 全平行優先權編碼器連續波形圖 48
圖39. 較低位元失去原有優先權編碼 49
圖40. 每一級電路間須通過兩個反向器 52
圖41. FPPE每一級電路僅須通過一個反向器 53
圖42. 8位元比較器所產生之波形圖 55
圖43. PRIORITY-ENCODING-BASED比較器之關鍵路徑 56
圖44. 64位元FPPE-BASED比較器波形圖 58



[1]Stephen Brown, and Zvonko Vranesic,”Fundamentals of Digital Logic with VHDL Design”, Third Edition, McGraw Hill.
[2]M.J. Akhbarizadeh, M. Nourani, D.S. Vijayasarathi, and P.T. Balsara, “PCAM: a ternary CAM optimized for longest prefix matching tasks”, Proceedings of the IEEE International computer Design: VLSI in Computers and Processors, p.p.6-11, Oct 2004.
[3]M.J. Akhbarizadeh, M. Nourani, C.D. Cantrell, “Segregating the encompassing prefix to enhance the performance of packet forwarding engines”, IEEE Global Telecommunications Conference, Vol.3, p.p.1612-1616, Dec. 2004.
[4]E.D. Adamides, “Cellular Logic Bus Arbitration”, IEE Proceedings. Part E, Computers and Digital Techniques, Vol. 140, No. 6, pp.289-296, Nov 1993.
[5]P.H. Garrett, “Advanced Instrumentation and Computer I/O Design-Real-Time System Computer Interface Engineering”, IEEE Press, 1994.
[6]J.G. Delgado-Frias and J. Nyathi, “A VLSI High Performance Encoder with Priority Lookahead”, in Proc. 8th IEEE Great Lakes Symposium VLSI, pp59-64, 1998.
[7]Chung-Hsun Huang, and Jinn-Shyan Wang, “A High-Speed CMOS Incrementer/Decrementer”, in Proc. IEEE International Symposium Circuit and Systems, Vol.4, p.p.88-91, May 2001.
[8]Jinn-Shyan Wang, and Chun-Shing Huang, “A High-Speed Single-Phase-Clocked CMOS Priority Encoder”, IEEE International Symposium on Circuit and System, Vol. 5, pp.537-549, May 2000.
[9]Jinn-Shyan Wang, and Chung-Shing Huang, “High-Speed and Low-Power CMOS Priority Encoders”, IEEE Journal of Solid-State Circuits, Vol. 35, pp.1511-1514, Oct 2000.
[10]Chung-Hsun Huang, and Jinn-Shyan Wang, “High-Performance and Power-Efficient CMOS Comparators”, IEEE Journal of Solid-State Circuits, Vol. 38, Feb 2003.
[11]Hing-Mo Lam, and Chi-Ying Tsui, “High-Performance Single Clock Cycle CMOS Comparator”, IEEE International Symposium on Circuit and System, pp.779-782, May 2006.
[12]Yingtao Jiang, Abdulkarim Al-Sheraidah, Yuke Wang, Edwin Sha, and Jin-Gyun Chung, “A Novel Multiplexer-Based Low-Power Full Adder”, IEEE Transactions on Circuits and Systems II, Vol.51, No.7, July 2004.
[13]Cadence Design Systems Inc., “Virtuoso Layout Editor Users Guide-Version 4.4.6” June 2000.
[14]National Chip Implementation Center, www.cic.org.tw
[15] 林漢忠, “互補式金氧半算數運算電路分析及設計”, 朝陽科技大學資訊工程學系碩士學位論文, 2005.


QRCODE
 
 
 
 
 
                                                                                                                                                                                                                                                                                                                                                                                                               
第一頁 上一頁 下一頁 最後一頁 top