臺灣博碩士論文加值系統

近幾年，科技產品因應消費者的需求，可攜性的產品增加許多功能，如：PDA、3G產品等，類比數位轉換器是重要的電路之一，而先進產品朝著低功耗、小面積和高速度的目標不斷的改良，所以本論文設計具有低功耗的類比數位轉換器(Analog to Digital converter, ADC)。
此研究以MCML (MOS Current Mode Logic)的架構來改善CMOS架構，固定電路的電流量，進而降低總消耗功率，得到低功率消耗的管線式類比數位轉換器(Pipeline ADC)。每個電路級中，有取樣保持電路、4位元數子類比數位轉換器、4位元數子數位類比轉換器、增益器、延遲電路等，經由增益器的改良設計，使基本電路級輸出四位元。利用TSMC 0.18µm Mixed Signal 1P6M的製程，來模擬一個8位元，並且工作在40MHz的管線式類比數位轉換器，DNL的值低於0.4 LSB，INL的值低於0.84 LSB，消耗功率約10.3mW。

In recent years, high technology products in conformity with consumers’ demand, so the systems portability can increase a lot of function, for instance, PDA, 3G product, etc. the analog to digital converter is one of the critical component, and developed product must increase goal of low power, small area, and high speed, continuous improvement, so the aim of this thesis is investigate the design Analog to Digital converter for low power.
This research use MCML to improve CMOS structure, constant current in the circuit, and reduce power dissipation, get the pipeline ADC of low power dissipation. Every Stage, include sample and hold circuit, 4-bit flash ADC, 4-bit resistor string DAC, gain, delay cell, etc. Because of improve to design gain, so stages can to change into 4-bit architecture. The circuit used TSMC 0.18µm Mixed Signal 1P6M to designed 8-bit pipelined ADC which can operate 40 MHz, the DNL is lower than 0.4 LSB, the INL is lower than 0.84 LSB, total power dissipation about 10.3 m Watts.

摘要 i
Abstract ii
誌謝 iii
目錄 iv
圖目錄 vii
表目錄 xi
第一章 簡單介紹 1
1.1 研究動機 1
1.2 論文架構 1
第二章 研究背景 2
2.1 金氧半電流驅動邏輯(MCML) 2
2.1.1 基本介紹 2
2.1.2 MCML 與CMOS 之差異 3
2.2 轉換器之專有名詞 6
2.2.1 解析度 (Resolution) 6
2.2.2 最小有效位元 (Least Significant Bit, LSB) 6
2.2.3 偏移誤差(Offset Error) 6
2.2.4 增益誤差(Gain Error) 7
2.2.5 微分非線性誤差(Differential Non-Linearity, DNL) 7
2.2.6 積分非線性誤差(Integral Non-Linearity, INL) 8
2.3 類比數位轉換器之種類 8
2.3.1 快取式類比數位轉換器(Flash ADC) 8
2.3.2 管線式類比數位轉換器(Pipeline ADC) 9
2.3.3 分時多工類比數位轉換器(Time Interleaved ADC) 11
2.4 數位類比轉換器之種類 12
2.4.1 電阻串列式數位類比轉換器(Resistor string DAC) 12
2.4.2 二進位權重電阻式數位類比轉換器
(Binary-Weighted Resistor DAC) 13
2.4.3 R-2R 電阻梯式數位類比轉換器(R-2R ladders DAC) 14
第三章 電路設計 16
3.1 金氧半電流驅動邏輯之應用 16
3.1.1 暫存器 16
3.1.2 互斥或閘 18
3.2 管線式類比數位轉換器之應用 21
3.2.1 取樣保持電路 23
3.2.2 子類比數位轉換器 26
3.2.3 子數位類比轉換器 32
3.2.4 增益器 33
3.2.5 延遲電路 38
第四章 模擬結果 39
4.1 互斥或閘之模擬 39
4.2 暫存器之模擬 41
4.3 軌對軌折疊式運算放大器之模擬 42
4.4 取樣保持電路之模擬 46
4.5 比較器之模擬 50
4.6 編碼器之模擬 54
4.7 子類比數位轉換器之模擬 57
4.8 子數位類比轉換器之模擬 60
4.9 兩級式運算放大器之模擬 63
4.10 增益器之模擬 68
4.11 管線式類比數位轉換器之模擬 70
第五章 結論 74
5.1 結論 74
5.2 未來目標 74
參考文獻 75
作者介紹 77

圖目錄
圖2-01 MCML 之架構圖 3
圖2-02 基本MCML Gates 電路 4
圖2-03 偏移誤差示意圖 7
圖2-04 增益誤差示意圖 7
圖2-05 Flash ADC 之架構圖 9
圖2-06 Pipeline ADC 之架構圖 10
圖2-07 Pipeline ADC 的單一Stage 之架構圖 10
圖2-08 Time Interleaved ADC 之架構圖 11
圖2-09 Time Interleaved ADC 之時脈圖 12
圖2-10 Resistor string DAC 之架構圖 13
圖2-11 Binary-Weighted Resistor DAC 之架構圖 14
圖2-12 R-2R ladders DAC 之架構圖 15
圖3-01 MCML 暫存器之電路圖 17
圖3-02 MCML 暫存器之訊號圖 18
圖3-03 MCML 互斥或閘之電路圖 19
圖3-04 新型式的互斥或閘之電路圖 20
圖3-05 新型式的互斥或閘之訊號圖 21
圖3-06 管線式類比數位轉換器的架構圖 21
圖3-07 管線式類比數位轉換器中電路級的架構圖 22
圖3-08 取樣保持電路的示意圖 23
圖3-09 取樣保持電路之電路圖 23
圖3-10 軌對軌折疊式運算放大器的偏壓電路圖 24
圖3-11 軌對軌折疊式運算放大器的電路圖 25
圖3-12 子類比數位轉換器之架構圖 27
圖3-13 偏壓區電路圖 28
圖3-14 電阻串區電路圖 28
圖3-15 N 型比較器之電路圖 29
圖3-16 P 型比較器之電路圖 30
圖3-17 暫存器區之架構圖 30
圖3-18 編碼器的動作流程圖 31
圖3-19 數位碼對照圖 32
圖3-20 子數位類比轉換器之電路圖 33
圖3-21 傳統增益器架構圖: (a)取樣狀態 (b)放大狀態 34
圖3-22 增益器電路圖 35
圖3-23 增益器時脈圖 35
圖3-24 增益器之: (a)取樣狀態 (b)放大狀態 36
圖3-25 兩級式運算放大器之電路圖 37
圖3-26 延遲電路之架構圖 38
圖4-01 CMOS 架構互斥或閘之邏輯圖 39
圖4-02 新型式架構的互斥或閘之電路圖 40
圖4-03 新型式架構的互斥或閘之佈局圖 40
圖4-04 CMOS 架構D 型暫存器之邏輯圖 41
圖4-05 MCML 架構的D 型暫存器之電路圖 42
圖4-06 MCML 架構的D 型暫存器之佈局圖 42
圖4-07 軌對軌折疊式運算放大器之DC 分析 43
圖4-08 軌對軌折疊式運算放大器之AC 分析 43
圖4-09 軌對軌折疊式運算放大器之TRAN 分析(CC= 1p Farad) 44
圖4-10 軌對軌折疊式運算放大器之電路圖 45
圖4-11 軌對軌折疊式運算放大器之佈局圖 46
圖4-12 取樣保持電路斜波訊號之模擬圖 47
圖4-13 取樣保持電路弦波訊號之模擬圖 48
圖4-14 取樣保持電路之佈局圖(無取樣電路的負載電容) 49
圖4-15 取樣保持電路之電路圖 50
圖4-16 P 型比較器斜波訊號之模擬圖 51
圖4-17 N 型比較器斜波訊號之模擬圖 51
圖4-18 P 型比較器之電路圖 52
圖4-19 P 型比較器之佈局圖 53
圖4-20 N 型比較器之電路圖 53
圖4-21 N 型比較器之佈局圖 54
圖4-22 編碼器之模擬圖 55
圖4-23 編碼器之電路圖 56
圖4-24 編碼器之佈局圖 57
圖4-25 子類比數位轉換器斜波訊號之模擬圖 58
圖4-26 子類比數位轉換器弦波訊號之模擬圖 59
圖4-27 子類比數位轉換器之電路圖 59
圖4-28 子類比數位轉換器之佈局圖 60
圖4-29 子數位類比轉換器之模擬圖 61
圖4-30 子數位類比轉換器之電路圖 62
圖4-31 子數位類比轉換器之佈局圖 63
圖4-32 兩級式運算放大器之DC 分析 64
圖4-33 兩級式運算放大器之AC 分析 64
圖4-34 兩級式運算放大器之TRAN 分析(CC= 0.5 p Farad) 65
圖4-35 兩級式運算放大器之佈局圖(無電容) 66
圖4-36 兩級式運算放大器之電路圖 67
圖4-37 增益器之模擬圖 68
圖4-38 增益器之電路圖 69
圖4-39 增益器之佈局圖(無電容) 70
圖4-40 DNL 值 70
圖4-41 INL 值 71
圖4-42 管線式類比數位轉換器之輸出訊號 72
圖4-43 八位元管線式類比數位轉換器之佈局圖 73

表目錄
表3-01 暫存器真值表 17
表3-02 MCML 互斥或閘真值表 19
表3-03 新型式的互斥或閘真值表 20
表4-01 互斥或閘之功率消耗比較 39
表4-02 D 型暫存器之功率消耗比較 41
表4-03 軌對軌折疊式運算放大器之效能 44
表4-04 取樣保持電路模擬之訊號設定與功率消耗 47
表4-05 子類比數位轉換器模擬之訊號設定 58
表4-06 兩級式運算放大器之效能 65
表4-07 管線式類比數位轉換器之效能 71

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