臺灣博碩士論文加值系統

在現在電路應用中，例如SDRAM是使用外部電路來改變記憶體內部的狀態。由於輸入緩衝器和輸出驅動器會造成內部訊號和外部訊號之間的時脈偏斜，因此若是想要增加記憶體的效能就必須消除此時脈偏斜。因此我們可以使用同步映射延遲電路來完成消除時脈偏斜，但是當系統的操作時脈越來越高，傳統的同步映射延遲電路在可操作頻率範圍有著許多限制，因此此論文提出藉由利用除頻器將訊號降頻，以及新式的取樣方法來增加整體操作頻率範圍。此測試晶片以台積電0.18um 1P6M製程實現，晶片面積為0.607×0.461 mm2，透過模擬的可操作頻率範圍可從240MHz到700MHz。

Some applications, like SDRAM uses an external clock to change the internal state of the memory. The internal clock is a delayed signal of the external clock. The clock skew between the external clock and internal clock is the sum of the input buffer delay and the output driver delay. It can improve the memory performance by removing the clock skew between the external clock and the internal clock. That’s why we need synchronous mirror delay circuits. But the system operating clock is faster and faster recently. The conventional synchronous mirror delay circuits have some limitations to operate in a high input frequency. This thesis proposes a new way to increase the operating frequency range by adding a divider and a new sample method. The chip can be applied to the applications needing to synchronize higher frequency. Finally, the test chip is implemented by TSMC 0.18um 1P6M process and the chip area is 0.607×0.461 mm2. The operating frequency range of the simulation result is 240MHz to 700MHz.

謝　辭 I
中文論文提要 III
英文論文提要 IV
目　錄 V
圖目錄 VIII
表目錄 XII

第一章　緒　論 1
1.1　研究動機與目的 1
1.2　論文章節安排 2

第二章　同步映射延遲電路之先前技術 3
2.1　同步映射延遲電路簡介 3
2.2　傳統同步映射延遲電路架構分析 4
2.3　插入式同步映射延遲電路 8
2.4　省面積插入式同步映射延遲電路 9
2.5　直接誤差偵測同步映射延遲電路 10
2.6　混合式同步映射延遲電路 11
2.7　逐步近似式同步映射延遲電路 12
2.8　任意責任週期之同步映射延遲電路 14
2.9　高解析度可變動責任週期之同步映射延遲電路 15
2.10　參考論文規格探討比較 16

第三章　寬頻操作之同步映射延遲電路 20
3.1　前言 20
3.2　電路架構操作 21
3.3　粗調延遲電路 21
3.3.1　除頻器以及延遲監控電路 22
3.3.2　量測延遲電路、可調延遲電路與改良複製控制電路 23
3.3.3　低頻訊號之路徑選擇器操作過程 26
3.3.4　低頻訊號操作過程(Low Mode) 27
3.3.5　高頻訊號之路徑選擇器操作過程 29
3.3.6　高頻訊號操作過程(High Mode) 30
3.4　電路公式推導 33
3.4.1　低頻操作公式 33
3.4.2　高頻操作公式 36
3.4.3　新式路徑控制電路 41
3.4.4　利用除任意數之除頻器 44

第四章　細調操作之電路模擬 47
4.1　寬頻操作之同步映射延遲電路簡介 47
4.2　寬頻操作之同步映射延遲電路架構 47
4.3　寬頻操作之同步映射延遲電路之子電路架構分析 48
4.3.1　量測延遲電路、可調延遲電路與改良複製控制電路 48
4.3.2　相位偵測器 50
4.3.3　相位位移器 52
4.3.4　微調延遲電路 55
4.4　細調電路操作頻率模擬結果 57

第五章　電路佈局模擬與晶片量測 60
5.1　寬頻操作同步映射延遲電路之佈局 60
5.1.1　量測延遲電路、可調延遲電路與改良複製控制電路 61
5.1.2　相位偵測器 62
5.1.3　相位位移器 63
5.1.4　微調延遲電路 64
5.1.5　路徑控制電路 65
5.1.6　輸入緩衝器以及輸出驅動器電路 66
5.1.7　除二之除頻器以及延遲監控電路 67
5.1.8　整體核心電路佈局 68

5.2　寬頻操作同步映射延遲電路佈局後模擬 70
5.3　量測規劃 75
5.3.1　量測規劃考量與量測環境 75
5.3.2　晶片規格與總結 78

第六章　結論與未來研究方向 80
6.1　結論 80
6.2　未來研究方向 80

參考論文 82

圖　目 錄
頁數圖2.1 同步映射延遲電路之應用 3
圖2.2 同步映射延遲電路發展 4
圖2.3 傳統同步映射延遲電路 5
圖2.4 傳統同步映射延遲電路之延遲鏈 5
圖2.5 MDL、MCC電路操作波形圖 6
圖2.6 電路操作時序圖 6
圖2.7 電路操作波形圖 6
圖2.8 傳統同步映射延遲電路的低頻限制 7
圖2.9 插入式同步映射延遲電路 9
圖2.10 省面積插入式同步映射延遲電路 10
圖2.11 直接誤差偵測同步映射延遲電路 11
圖2.12 混合式同步映射延遲電路 12
圖2.13 逐步近似式同步映射延遲電路 14
圖2.14 任意責任週期同步映射延遲電路 15
圖2.15 高解析度可變動責任週期之同步映射延遲電路 16
圖2.16 傳統同步映射延遲電路的高頻限制電路圖 17
圖2.17 傳統同步映射延遲電路的高頻限制波型圖 17

圖3.1 新式同步映射延遲電路 21
圖3.2 粗調延遲電路 22
圖3.3 被除頻的輸入訊號 23
圖3.4 各個操作訊號之週期示意圖 24
圖3.5 　 改良式複製控制電路之子電路示意圖 24
圖3.6 　 改良式複製控制電路整體架構 25
圖3.7 複製控制電路取樣圖表 25
圖3.8 前四個改良式複製控制電路低頻取樣結果 26
圖3.9 路徑選擇器電路 26
圖3.10 改良式複製控制電路低頻取樣結果 27
圖3.11 改良式複製控制電路低頻操作 28
圖3.12 可調延遲電路操作 28
圖3.13 新式同步映射延遲電路的低頻模擬結果 29
圖3.14 新式同步映射延遲電路的低頻時序圖 29
圖3.15 前四個改良式複製控制電路高頻取樣結果 30
圖3.16 改良式複製控制電路高頻取樣結果 30
圖3.17 改良式複製控制電路高頻操作 31
圖3.18　 新式同步映射延遲電路的高頻模擬結果 32
圖3.19 新式同步映射延遲電路的高頻時序圖 32
圖3.20 低頻操作之週期對照圖 33
圖3.21 新式同步映射延遲電路的低頻操作路徑圖 34
圖3.22 先前技術與新式同步映射延遲電路的最高可操作頻率比較 34
圖3.23 最低頻操作之波型圖 35
圖3.24 最高頻操作之波型圖 36
圖3.25 高頻操作之週期對照圖 36
圖3.26 在新式同步映射延遲電路高頻操作路徑圖 37
圖3.27 高頻操作時的最低頻範圍之波型圖 37
圖3.28 新式同步映射延遲電路的最高頻電路路徑圖 38
圖3.29 先前技術與新式同步映射延遲電路的最高可操作頻率比較 39
圖3.30 高頻操作時的最高頻範圍之波型圖 39
圖3.31 新式路徑選擇電路 42
圖3.32 路徑選擇電路可操作範圍 42
圖3.33 訊號Select於輸入頻率600MHz時之輸出 42
圖3.34 訊號Select於輸入頻率650MHz時之輸出 43
圖3.35 訊號Select於輸入頻率280MHz時之輸出 43
圖3.36 訊號Select於輸入頻率1100MHz時之輸出 44
圖3.37 各種除數之除頻器波型 44
圖3.38 利用除4之除頻器電路 45
圖3.39 除4後的各個訊號 45
圖3.40 除四時最低可操作頻率550MHz 46
圖3.41 除四時最高可操作頻率1400MHz 46

圖4.1 具寬頻操作之同步映射延遲電路方塊模型圖 48
圖4.2 量測延遲電路、可調延遲電路以及改良式複製控制子電路 49
圖4.3 量測延遲電路、可調延遲電路以及改良式複製控制電路鏈 49
圖4.4 相位偵測器電路示意圖 50
圖4.5 輸入與輸出訊號的相位誤差 50
圖4.6 鎖定區間大小的影響 51
圖4.7 相位偵測器的輸入輸出訊號示意圖 51
圖4.8 相位偵測器的輸入輸出訊號波形圖 52
圖4.9 相位位移器的單位Bit子電路圖 53
圖4.10 7-Bits 相位位移器電路圖 53
圖4.11 7-Bits 相位位移器電路波形圖 54
圖4.12 微調延遲單位電路圖 55
圖4.13 微調延遲電路圖 56
圖4.14 微調延遲電路波型圖 57
圖4.15 細調鎖定後之波型圖 58
圖4.16 粗調鎖定後之時間點t1相位誤差 58
圖4.17 細調鎖定後之時間點t2相位誤差 59

圖5.1 量測延遲電路、可調延遲電路與改良複製控制之單位電路 61
圖5.2 量測延遲電路、可調延遲電路以及改良式複製控制電路 62
圖5.3 相位偵測器 63
圖5.4 相位位移器 64
圖5.5 微調延遲電路 65
圖5.6 路徑控制電路 66
圖5.7 輸入緩衝電路 67
圖5.8 輸出驅動電路 67
圖5.9 除二之除頻器以及延遲監控電路 68
圖5.10 核心電路 68
圖5.11 寬頻同步映射延遲電路佈局圖 69
圖5.12 量測考量之模擬環境 71
圖5.13 低頻時粗調所需鎖定週期數 72
圖5.14 高頻時粗調所需鎖定週期數 72
圖5.15 Reset啟動之後的細調動作 73
圖5.16 電路的最低操作頻率以及相位誤差 74
圖5.17 電路的最高操作頻率以及相位誤差 74
圖5.18 整流器輸出端之旁路濾波器 76
圖5.19 晶片電路量測環境考量 77
圖5.20 電路量測環境設定 77


表　目 錄
頁數
表2.1 參考論文各項效能比較表 18
表3.1 規格表 40
表5.1 Corner驗證條件 60
表5.2 腳位名稱與功能對照表 70
表5.3 佈局後的各項效能表 74
表5.4 使用儀器表 78
表5.5 比較規格表 79

[1]T. Saeki, Y. Nakaoka, M. Fujita, et al., “A 2.5-ns Clock Access, 250-MHz, 256-Mb SDRAM with Synchronous Mirror Delay,” IEEE J. Solid-State Circuits, vol. 31, no. 11, pp. 1656-1665, Nov. 1996.
[2]T. Saeki, H. Nakamura, and J. Shimizu, “A 10 ps Jitter 2 Clock Cycle Lock Time Cmos Digital Clock Generator Based on An Interleaved Synchronous Mirror Delay Scheme,” in Proc. IEEE Symp. VLSI Circuits, Dig. Tech. Paper, 1997 pp. 109-110.
[3]K. Sung, B. D. Yang, and L. S. Kim, “Low power clock generator based on area-reduced interleaved synchronous mirror delay,” in Proc. IEEE Int. Symp. Circuits and Syst., vol. 3, 2002, pp. 671-674.
[4]T. Saeki, K. Minami, H. Yoshida, and H. Suzuki, “A direct-skew- detect synchronous mirror delay for application-specific integrated circuits,” IEEE J. Solid-State Circuits, vol. 34, no. 3, pp. 372-379, Mar. 1999.
[5]C. H. Sun and S. I. Liu, “A Mixed-Mode Synchronous Mirror Delay Insensitive to Supply and Load Variations,” Journal of Analog Integrated Circuits and Signal Processing, vol. 39, pp. 75-80, Apr. 2004.
[6]K. Sung and L. S. Kim, “A High-Resolution Synchronous Mirror Delay Using Successive Approximation Register,” IEEE J. Solid-State Circuits, vol. 39, no. 11, pp. 1997-2004, Nov. 2004.
[7]C. L. Hung, C. L. Wu and K. H. Cheng, “Arbitrary Duty Cycle Synchronous Mirror Delay Circuits Design,” in Proc. IEEE Asian Solid-State Circuit Conference, 2006, pp. 283-286.
[8]K. W. Hong, C. H. Lee, K. H. Cheng, C. L. Wu and W. B. Yang, “A Variable Duty Cycle with High-Resolution Synchronous Mirror Delay,” in Proc. IEEE International Symposium on Circuits and Systems, 2007, pp.2184-2187.
[9]G. K. Dehng, J. M. Hsu, C. Y. Yang and S. I. Liu, "Clock-deskew buffer using a SAR-controlled delay-locked loop," IEEE J. Solid-State Circuits, vol. 35, pp. 1128-1136, Aug. 2000.
[10]B. Garlepp, K. Donnelly, J. Kim, P. Chau, J. Zerbe, C. Huang, C. Tran, C. Portmann, D. Stark, Yiu-Fai Chan, T. Lee, and M. Horowitz, “A portable digital DLL for high-speed CMOS interface circuit,” IEEE J. Solid-State Circuits, vol. 34, no. 5, pp. 632-643, May 1999.
[11]T. C. Huang, G. B. Chang, L. Li, “Congruence Synchronous Mirror Delay,” in Proc. IEEE International Symposium on Circuits and Systems, 2007, pp. 2148-2187.
[12]Y. M. Wang and J. S. Wang, “A Low-power Half-Delay-line Fast Skew-Compensation Circuit,” IEEE J. Solid-State Circuits, vol. 39, no 6, pp. 906-918, Jun. 2004.
[13]M. Y. Kim, D. Shin, H. Chae, and C. Kim, “A low-jitter open-loop all-digital clock generator with two-cycle lock-time,” IEEE Trans. Very Large Scale Integr. (VLSI) Syst., vol. 17, no. 10, 2009, pp. 1461-1469.
[14]K. H. Cheng, C. L. Wu, Y. L. Lo and C. W. Sui, “A Phase-Detect Synchronous Mirror Delay For Clock Skew-Compensation Circuit,” in Proc. IEEE International Symposium on Circuits and Systems, Vol. 2, 2005, pp. 1070-1073.
[15]K. H. Cheng, C. L. Wu, C. W. Sui and Y. L. Lo, “A Phase-Locked Pulse Width Control Loop With Programmable Duty Cycle,” in Proc. IEEE ASIA-PACIFIC Conference on ASIC, 2004, pp. 84-87.
[16]Y. J. Yoon, H. I. Kwon, J. D. Lee, B. G. Park, N. S. Kim, U. R. Cho, and H. G. Byun, “Synchronous Mirror Delay For Multiphase Locking,” IEEE J. Solid-State Circuits, vol. 39, no 1, pp. 150-156, Jan. 2004.