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臺灣博碩士論文加值系統

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研究生:游仁宗
研究生(外文):Jen-Tsung Yu
論文名稱:精簡型延遲重複利用的時脈扭曲補償及/或工作週期矯正電路
論文名稱(外文):A Compact Delay-Recycled Clock Skew-Compensation And/Or Duty-Cycle-Correction Circuit
指導教授:王義明王義明引用關係
指導教授(外文):Yi-Ming Wang
口試委員:楊博惠黃崇勛
口試委員(外文):Po-Hui YangChung-Hsun Huang
口試日期:2011-07-27
學位類別:碩士
校院名稱:國立暨南國際大學
系所名稱:電機工程學系
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2011
畢業學年度:99
語文別:中文
論文頁數:62
中文關鍵詞:系統單晶片工作週期矯正器工作週期失真時脈錯離
外文關鍵詞:Socduty-cycle correctorduty cycle distortionclock skew
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時脈扭曲補償及/或工作週期矯正器常運用於雙緣觸發時脈同步系統中,有助於協助其效能之提升。傳統的時脈扭曲補償及/或工作週期矯正器之架構大多都採用直接串接之型式,此種做法衍生出不少的問題。其一為冗長的鎖定程序將導致整體電路之效能下降;其二為雙迴路之設計使得硬體複雜度增加。
本論文提出一個延遲重複利用的時脈扭曲補償及/或工作週期矯正電路,其具有兩個關鍵的設計觀念;首先是快速鎖定與低功率的量測-調整架構。次之為頻寬增廣技術。
綜合上述各項技術並相較於傳統的CSADCs電路,本電路在功率消耗方面約下降了4.24倍,在功率頻寬比上約下降了7.93倍,而在鎖定時間方面約可減少1.11倍。在TSMC 0.18-μm CMOS製程、操作電壓為1.8V時,HSPICE電路模擬結果顯示電路可操作輸入訊號頻率範圍為300MHz - 2GHz,且矯正後之輸出訊號工作週期變異範圍為48.41% - 55.51%。當系統操作於2GHz時,可接受之輸入工作週期範圍為30% - 70%,鎖定後最大相位誤差為67ps,功率消耗僅5.87mW。
A clock skew-compensation and/or duty-cycle correction circuit (CSADC) is indispensably required to maximize the performance of a synchronous double edge clocking system. Most conventional CSADC adopted a cascade structure that inherits a lower performance property that is causing a slower the locking procedure, meanwhile the dual loop design results in more design complexity.
In this thesis, a compact delay-recycled CSADC was proposed. There are two significant design concepts in the CSADC. The first is a fast locking and low power measure-and-tuned architecture. The second is a bandwidth augmentation technique.
Compared to conventional CSADCs, the proposed circuit achieves at least a 4.24 times reduction in power, a 7.93 times reduction in power bandwidth ratio, and a 1.11 times reduction in lock-in cycles. In TSMC 0.18-μm 1P6M 1.8V CMOS process, the “input signal frequency range” of the proposed CSADC from 300MHz to 2GHz, and the corrected duty cycle variation ranges from 48.41% to 55.51% are confirmed through HSPICE circuit simulation. When the clock frequency is 2GHz, the acceptable input duty cycles ranges from 30% to 70%. Besides, the aligned phase error and power consumption are 67ps and 5.87mW, respectively.
中文摘要 I
英文摘要 II
目錄 III
圖目錄 V
表目錄 VIII
專有名詞中、英文對照表 IX
第一章 緒論 1
1-1 研究動機 1
1-2 章節簡介 1
第二章 傳統時脈扭曲補償及/或工作週期矯正器架構與原理 2
2-1 串接形式CSADC架構 2
2-2 非串接形式CSADC架構 11
2-3 文獻綜合分析 13
第三章 新型時脈扭曲補償及/或工作週期矯正器架構設計 15
3-1 設計概念 15
3-2 新型量測-調整機制 16
3-3 單週期鎖定模式/多週期鎖定模式(SCL/MCL) 17
3-4 例外(Exception) 19
3-5 新型時脈扭曲補償及/或工作週期矯正器架構與工作原理 23
第四章 新型時脈扭曲補償及/或工作週期矯正器子電路設計 31
4-1 邊緣觸發SR栓鎖器(Edge-triggered SR-Latch, ESR) 31
4-1-1 邊緣觸發SR栓鎖器輸出端之栓鎖器設計 33
4-2 延遲線(Delay-Line) 36
4-2-1 粗調延遲線 36
4-2-2 細調延遲細胞元 38
4-3 時序控制單元(Timing Control Unit, TCU) 41
4-4 延遲控制單元(Delay Control Unit, DCU) 43
4-4-1 時間至數位轉換器(Time-to-Digital Converter, TDC) 44
4-4-2 溫度計碼編碼器(Thermometer Encoder, TE) 45
4-5 多週期鎖定例外電路(Multi-Cycle-Lock Exception, MCLE) 47
4-6 設計考量 48
4-6-1 提升量測階段之精準度 48
4-6-2 電路可操作之頻率範圍 50
第五章 新型時脈扭曲補償及/或工作週期矯正器模擬結果 51
5-1 新型時脈扭曲補償及/或工作週期矯正器模擬結果 51
5-2 新型時脈扭曲補償及/或工作週期矯正器電路規格 56
5-3 電路功率消耗 57
5-4 效能比較 58
第六章 結論與未來展望 60
參考文獻 61
[1]Shao-Ku Kao and Shen-Iuan Liu, “All-digital fast-locked synchronous duty-cycle corrector,” IEEE Trans. on Circuits and Systems II, vol. 53, pp. 1363-1367, Dec. 2006.
[2]Dongsuk Shin, Janghoon Song, Hyunsoo Chae, Kwan-Weon Kim, Young Jung Choi, and Chulwoo Kim, “A 7 ps Jitter 0.053 mm2 Fast Lock All-Digital DLL With a Wide Range and High Resolution DCC,” IEEE J. Solid-State Circuits, vol. 44, no. 9, pp. 2437-2451, Sep. 2009.
[3]Won-Joo Yun, Hyun Woo Lee, Dongsuk Shin, Shin Deok Kang, Ji Yeon Yang, Hyeng Ouk Lee, Dong Uk Lee, Sujeong Sim, Young Ju Kim, Won Jun Choi, Keun Soo Song, Sang Hoon Shin, Hyang Hwa Choi, Hyung Wook Moon, Seung Wook Kwack, Jung Woo Lee, Young Kyoung Choi, Nak Kyu Park, Kwan Weon Kim, Young Jung Choi, Jin-Hong Ahn, and Ye Seok Yang, “A 0.1-to-1.5GHz 4.2mW all-digital DLL with dual duty-cycle correction circuit and update gear circuit for DRAM in 66nm CMOS technology,” in Proc. ISSCC Digest of Technical Papers, Feb. 2008, pp. 282-283.
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[5]R. Swathi, M. B. Srinivas, “All digital duty cycle correction circuit in 90nm based on mutex,” in Proc. IEEE Computer Society Annual Symposium on VLSI, May 2009, pp. 258-262.
[6]Yi-Ming Wang and Jinn-Shyan Wang, “An all-digital 50% duty-cycle corrector,” in Proc. IEEE International Symposium on Circuits and Systems, May 2004, vol. 2, pp. 925-928.
[7]http://bear.ces.cwru.edu/eecs_cad/man_octtools_espresso.html
[8]TSMC, TSMC 0.18 UM Mixed-Signal/RF General Purpose
[9]Yi-Ming Wang and Jinn-Shyan Wang, “A low-power half-delay-line fast skew-compensation circuit,” IEEE J. Solid-State Circuits, vol. 39, no. 6, pp. 906-918, June. 2004.
[10]Jyun-Hua Peng and Yi-Ming Wang, “Design of a De-Skew Wide-Range Half-Delay-Line Duty Cycle Corrector,” NCNU MS thesis, Aug. 2009.
[11]Shih-Nung Wei, Yuandi Surya, Jen-Tsung Yu, and Yi-Ming Wang, “Low-Power Fast-Lock Delay-Recycled Clock Skew-Compensation And/Or Duty-Cycle-Correction Circuit,” in Proc. VLSI/CAD Symp., 2011.
[12] Yi-Ming Wang, Jen-Tsung Yu, Yuandi Surya, and Chung-Hsun Huang, “A Compact Delay-Recycled Clock Skew-Compensation And/Or Duty-Cycle-Correction Circuit,” in Proc. IEEE International SOC Conference, 2011.
[13]P.C. Chen and J.B. Kuo, “Sub-1 V CMOS large capacitive-load driver circuit using direct bootstrap technique for low-voltage CMOS VLSI,” Electron. Lett., 2002, 38, (6), pp. 265-266.
[14]C.F. LAW, K.S. YEO, and R.S. SAMIR, “Sub-1V bootstrapped CMOS driver for giga-scale-integration era,” Electron. Lett., 1999, 35, (5), pp. 392-393.
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