臺灣博碩士論文加值系統

本論文係有關兩階段直線偵測霍夫轉換演算處理器之軟/硬體整合設計與驗證，相關研究工作包含四大部分：
第一部份為HT-based直線偵測演算法之軟體設計，在分析其特性並考量嵌入式硬體系統資源的限制後，發展出HT-based直線偵測兩階段演算法。
第二部份為設計與實現兩階段直線偵測霍夫轉換演算處理器，同步動態記憶體被用以儲存完整影像，因此處理器的設計包含了來源資料提取副處理器、霍夫轉換副處理器及尋找區域最大值副處理器。最後，將以上設計之硬體整合於SOPC系統中，並以Altera FPGA開發板實現之。
第三部份是撰寫演算處理器之相關驅動程式，再使用RPC-based驗證系統來驗證其功能。
第四部份是演算處理器之驗證與執行效能之評估。
整體而言，本論文係以研究兩階段直線偵測霍夫轉換演算法與設計其處理器為目標，並將其實作於FPGA開發板上。經各種不同的影像實驗，證實本論文所發展的演算法有極佳的效果，其相關之軟/硬整合設計方法，亦可改善演算處理器設計與驗證流程之效率。

This thesis is related to the hardware/software co-design and verification of an algorithmic processor for an HT-based (Hough- Transform-based) two-stage line detection algorithm. The related research work includes four parts:
The first part is about software design of the HT-based line detection algorithm for binary images. After analyzing the property of the HT-based algorithm and considering about the limited hardware resources in the embedded system, a two-stage HT-based algorithm for line detection has been developed.
The second part is to design and implement a two-stage algorithmic processor for HT-based line detection. SDARM is used to store the whole binary images. Therefore the processor consists of source data fetching sub-processor, Hough transform sub-processor, and local max finding sub-processor. Finally, the above hardware modules are integrated into an SOPC-based system and implemented on an Altera FPGA development board.
The third part is to write the related drivers for the algorithmic processor. Then the function of the algorithmic processor is verified through using a RPC-based verification system.
The fourth part is about the verification and the evaluation of the run-time performance of the algorithmic processor.
On the whole, the goal of this thesis is to do researches on the development of an HT-based two-stage line detection algorithm and its hardware processor. Then the related algorithmic processor is developed and implemented on the FPGA development board. After being verified by using various images, the algorithm developed in this thesis has shown very good performance. Meanwhile, it also shows that the hardware/software co-design method presented can improve the efficiency of both the design and verification flows.

第1章 緒論
1.1 研究背景與動機
1.2 研究內容相關架構
1.3 論文組織及概觀
第2章 HT-based直線偵測兩階段演算處理器軟/硬體整合設計之發展環境與驗證流程
2.1 SOPC-based軟/硬整合設計簡介
2.2 Linux-based軟體發展環境
2.2.1 Linux
2.2.2 Cygwin
2.2.3 VMware
2.2.4 GCC Compiler
2.3 SOPC-based軟體發展環境
2.3.1 IDE
2.3.2 SDK Shell
2.4 SOPC-based硬體發展環境
2.4.1 NIOS II嵌入式系統
2.4.2 Quartus II SOPC發展系統
2.4.3 Altera Stratix II FPGA開發板
2.5 HT-based直線偵測兩階段演算處理器驗證架構與開發流程
2.5.1 HT-based直線偵測兩階段演算處理器軟體驗證架構
2.5.2 HT-based直線偵測兩階段演算處理器硬體開發流程
第3章 HT-based直線偵測演算法之軟體設計
3.1 HT-based直線偵測演算法之原理介紹
3.2 HT-based直線偵測演算法之軟體相關設計
3.2.1 圖形資料儲存方式與資料格式
3.2.2 演算法軟體設計之結構
3.2.3 HT-base直線偵測演算法軟體設計
3.2.4 結果分析
3.3 HT-based直線偵測兩階段演算法之設計與實現
3.3.2 第一階段霍夫轉換直線偵測演算法
3.3.3 第二階段霍夫轉換直線偵測演算法
3.4 演算法結果比較
第4章 HT-based直線偵測兩階段演算處理器硬體之設計
4.1 演算處理器硬體設計簡介
4.2 基本算術運算之硬體設計
4.3 記憶體之硬體設計
4.3.1 資料之儲存格式
4.3.2 資料於動態記憶體之儲存方式
4.3.3 內部記憶體之硬體設計
4.4 HT-based直線偵測兩階段演算處理器硬體設計
4.4.1 演算處理器結構簡介
4.4.2 控制單元之硬體設計
4.4.3 來源資料提取處理器
4.4.4 霍夫轉換處理器
4.4.5 尋找區域最大值處理器
4.5 HT-based直線偵測兩階段演算處理器之軟/硬體介面設計
4.5.1 HT-based直線偵測兩階段演算處理器控制/狀態暫存器資料格式
4.5.2 NIOS II驅動程式設計
第5章 HT-based直線偵測兩階段演算處理器之驗證與效能測試
5.1 驗證與測試環境簡介
5.2 HT-based直線偵測兩階段演算處理器結果驗證
5.3 HT-based直線偵測兩階段演算處理器之軟/硬體效能評估與測試
5.3.1 軟/硬體效能測試方法簡介
5.3.2 Linux端軟體執行效能
5.3.3 HT-based直線偵測兩階段演算處理器之各處理單元效能評估
5.3.4 HT-based 直線偵測兩階段演算處理器執行效能
5.3.5 軟/硬體執行效能之比較
第6章 結論

[1]鄭添仁, 基於Hough Transform與Linux之直線偵測系統之設計與實現, 國立台灣科技大學碩士學位論文, 民國九十二年。
[2]鍾志明, 基於Hough Transform與Linux之分散式直線偵測系統之設計與實現, 國立台灣科技大學碩士學位論文, 民國九十二年。
[3]陳鶴仁, SOPC-based演算處理器驗證系統之硬體設計, 國立台灣科技大學碩士學位論文, 民國九十五年。
[4]吳家豪, RPC-based演算處理器驗證系統之Linux端相關軟體設計, 國立台灣科技大學碩士學位論文, 民國九十五年。
[5]吳家豪, RPC-based演算處理器驗證系統之NIOS II端相關軟體設計, 國立台灣科技大學碩士學位論文, 民國九十五年。
[6]翁智賢, 影像處理演算處裡器之軟/硬體整合設計與實現, 國立台灣科技大學碩士學位論文, 民國九十六年。
[7]許志豪, 影像二值化演算處理器之軟/硬整合設計與實現, 國立台灣科技大學碩士學位論文, 民國九十八年。
[8]黃耀陞, 文件影像旋轉演算處理器之軟/硬整合設計與實現, 國立台灣科技大學碩士學位論文, 民國九十九年。


[9]Altera Corporation, Quartus II Handbook, 2010.

[10]Altera Corporation, Avalon Bus Specification Reference Manual, 2010.

[11]Altera Corporation, Nios Development Board Stratix II Edition Reference Manual, 2007.

[12]C. R. Baugh and B. A. Wooley, “A two’s complement parallel array multiplication algorithm,” IEEE Transactions Computer, vol. C-22, no. 12, December 1973, pp. 1045¬¬-1047.

[13]Michael D. Ciletti, Advanced Digital Design with the Verilog HDL, Prentice-Hall, 2003.

[14]R. O. Duda and P. E. Hart, "Use of the Hough Transformation to Detect Lines and Curves in Pictures," Communications of the ACM. Vol. 15, N. 1,1972.

[15]P. V. C. Hough, "Method and Means for Recognizing Complex Patterns", U.S. Patent 3069654,1962.

[16]IEEE Standard 1364.1TM-2002, IEEE Standard for Verilog Register Transfer Level Synthesis.

[17]N. Nagata and T. Maruyama, "Real-time Detection of Line Segments Using The Line Hough Transform," IEEE International Conference on Field-Programmable Technology, 2004, pp. 89-96.

[18]David A. Patterson and John L. Hennessy, Computer Organization & Design: the Hardware/Sorftware Interface, 2nd ed., Morgan Kaufmann, 2003.

[19]R. J. Schalkoff, DigitaI Image Processing and Computer Vision, JOHN WILEY & SONS, INC. ,1989.

[20]Milan Sonka, Vaclav Hlavac, and Roger Boyle, Image Processing, Analysis, and Machine Vision, 2nd ed., PWS Publishing, 1999.
[21]Jianyun Zhu and Tsutomu Maruyama, "Real-time detection of line segments on FPGA," IEEE International Conference on Field-Programmable Technology, 2010. pp. 192-199.