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臺灣博碩士論文加值系統

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研究生:崔致銓
研究生(外文):Tsuei, Jrchiuan
論文名稱:以FPGA Verilog實現跳頻16FSK通訊系統
論文名稱(外文):Implementation of FH 16FSK Communication Systems Based on FPGA Verilog
指導教授:劉慶華、陳梧桐
指導教授(外文):Liu, Chinghwa、Chen, Wuton
口試委員:劉慶華陳梧桐楊耀波劉峻華
口試委員(外文):Liu, ChinghwaChen, WutonYang, YawpoLiu, Jiunnhwa
口試日期:2012-07-10
學位類別:碩士
校院名稱:中華科技大學
系所名稱:電子工程研究所碩士班
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2012
畢業學年度:100
語文別:中文
論文頁數:59
中文關鍵詞:跳頻頻率位移鍵控FPGA
外文關鍵詞:Frequency-HoppingFrequency Shift KeyingFPGA
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本論文以Xilinx ISE(Integrated Synthesis Environment)平台對跳頻(Frequency-Hopping;FH) 16FSK(Frequency Shift Keying)通訊系統進行模擬與實現。在發射端跳頻發射信號即由偽隨機(Pseudo-random)產生,再經由4個相同的QFSK(Quadrature Frequency Shift Keying)進行調變,最後藉由混頻運算,完成跳頻模擬信號的發射。在接收端將所接收的信號輸入到窄帶濾波器,此為保留住接收訊號之低頻成分,即過濾掉高頻訊號;最後再由非同調FSK解調器,還原為二位元信號。本系統在模擬與實現程序上,先以Verilog硬體描述語言,完成跳頻FH 16FSK通訊系統設計,接著使用模擬軟體Xilinx ISim完成系統模擬,最後燒錄在Xilinx Spartan-6 FPGA SP605模擬板完成系統實現。
This paper simulates and implements the Frequency-Hopping (FH) 16 Frequency Shift Keying (16FSK) communication system by Xilinx Integrated Synthesis Environment (ISE) platform. At the transmitter, the FH signal is generated pseudo-randomly, and then modulated by the same Quadrature Frequency Shift Keying (QFSK) four times. Finally, the simulated FH signal is transmitted by frequency mixing for computing. The signal going to the receiver goes into the narrow-band pass filter, in order to retain the low frequency signal and to filter out the high-frequency signal. After that, the filtered signal is then converted back to binary signal using a non-coherent FSK demodulator. During the simulation and implementation process, the system is designed using a Verilog hardware description language, and then processed by a simulation software- Xilinx ISim. Finally, the system is written into the Xilinx Spartan-6 FPGA SP605 simulation board for implementation.
摘要 i
ABSTRCT ii
目錄 iii
表目錄 v
圖目錄 vi
第一章 緒論 1
第一節 研究背景與動機 1
第二節 文獻探討 1
第三節 論文架構 3
第二章 跳頻通訊系統架構 4
第一節 跳頻通訊系統原理 4
第二節 跳頻通訊系統的主要技術 7
第三節 跳頻通訊系統的優缺點 8
第三章 以Verilog設計FH 16FSK發射模組 10
第一節 Xilinx FPGA概述設計流程 12
第二節 偽雜訊 (Pseudo-Noise;PN)序列產生器 16
第三節 分頻器(Divider) 20
第四節 頻率產生器(Frequency Generator) 23
第五節 多工器(Multiplexier) 26
第六節 跳頻發射模組模擬結果 30
第四章 以Verilog設計與模擬跳頻接收模組 34
第一節 正交解調器介紹 34
第二節 以Verilog設計跳頻接收模組 38
第三節 跳頻接收模組模擬結果 38
第四節 FH 16FSK通訊系統模擬結果及實現 51
第五章 結論 56
參考文獻 57
作者簡介 59

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http://www.autooo.net/utf8-classid88-id39898.html
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