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臺灣博碩士論文加值系統

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研究生:林俊民
研究生(外文):Lin, Chunming
論文名稱:應用於影像處理的10位元管線式類比數位轉換器設計
論文名稱(外文):Design of A 10-bit Pipelined Analog to Digital Converter for Image Processing Applications
指導教授:陳俊勝
指導教授(外文):Chen, Chunsheng
口試委員:陳俊勝
口試委員(外文):Chen, Chunsheng
口試日期:2012-07-14
學位類別:碩士
校院名稱:中華科技大學
系所名稱:電子工程研究所碩士班
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2012
畢業學年度:100
語文別:中文
論文頁數:55
中文關鍵詞:管線式類比數位轉換器
外文關鍵詞:pipeline analog to digital converters
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由於無線通訊系統和可攜式影像傳輸裝置的迅速成長,積體電路設計對於高解析和高傳輸速度特性開始變成產品中不可或缺的技術。在許多種類的互補式金氧半類比數位轉換器電路中,以管線式(pipeline)架構之類比數位轉換器是最能達到高解析度性能和快速處理能力。因此本論文提出一個具有高解析速度類比數位轉換器電路,主要設計一個操作在3.3V之下、10位元取樣頻率10MHz CMOS 九階段管線式類比數位轉換器,電路中包括全差動電路、前端取樣保持電路、運算放電器電路、1.5位元子類比數位轉換器電路和1.5位元快閃式類比數位轉換器電路。
整體類比數位轉換器電路具有高解析度,以TSMC 0.18μm 1P6M CMOS製程技術設計,工作電壓為3.3V,功率消耗為50mW,電路不包括I/O pad面積為1274×680mm2。

Due to the rapid growth of wireless communication and portable image transmission device, the integration circuit design for high-resolution and high-speed characteristics become indispensable technology in the communication products. In many terms of metal oxide CMOS devices, the pipeline architecture of analog to digital converters (ADCs) is most likely to achieve high-resolution performance and fast processing capabilities. Therefore, this thesis presents a high resolution analog to digital converters. This main architecture are operation under 3.3V、10MHz sampling frequency of 10 bits nine-stage pipeline analog to digital converters. The chips include full-swing differential circuits、front-end sample/hold circuits、operation amplifier circuit、1.5 bits sub analog to digital converters and 1.5 bits flash analog to digital converters.
Finally, The high resolution analog to digital converter has been implemented with 0.18μm 1P6M CMOS technology. This chip operates in 3.3V power supply and 50mW power consumption. The core size without I/O pad is 1274×680mm2.

Abstract i
摘要 ii
目錄 v
圖目錄 vii
表目錄 ix
第一章 導論 1
第一節 簡介 1
第二節 論文動機 2
第三節 論文架構 3
第二章 管線式類比數位轉換器架構介紹 4
第一節 管線式類比數位轉換器的簡介 4
第二節 類比數位轉換器的特性參數 5
壹 動態特性 5
一 訊號雜訊比 6
二 訊號雜訊失真比 6
貳 靜態特性 7
一 增益誤差 7
二 偏移誤差 7
三 微分非線性度誤差 8
四 積分非線性度誤差 8
第三章 差動運算放大器電路設計與模擬結果 9
第一節 高擺幅電流鏡 9
第二節 高增益電路 11
第三節 伸縮式運算放大器電路 12
第四節 串疊摺疊式運算放大器電路 14
第四章 管線式類比數位轉換器 電路設計與模擬結果 16
第一節 差動式CMOS 比較器電路 17
第二節 時脈產生器電路 20
第三節 取樣保持電路 22
第四節 子類比數位轉換器 25
第五節 1.5位元快閃式類比數位轉換器 28
第六節 10位元類比數位轉換電路 31
第五章 電路實體佈局 38
第一節 伸縮式運算放大器電路佈局說明 38
第二節 差動式CMOS 比較器電路佈局說明 39
第三節 取樣保持電路佈局說明 40
第四節 子類比數位轉換器電路佈局說明 41
第五節 10位元類比數位轉換電路 電路佈局說明 42
第六章 結論 43
參考文獻 44
作者簡介 47

[1]劉憲駿, “100MHz 10位元類比數位轉換器之設計” ,國立交通大學電機與控制工程學系碩士論文,2003。
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QRCODE
 
 
 
 
 
                                                                                                                                                                                                                                                                                                                                                                                                               
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