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研究生:吳建霆
研究生(外文):Chien-Ting Wu
論文名稱:FPGA與DDR3 SDRAM資料匯流排佈局設計
論文名稱(外文):FPGA and DDR3 SDRAM Data Bus Layout Design
指導教授:張茂林張茂林引用關係
學位類別:碩士
校院名稱:清雲科技大學
系所名稱:電機工程所
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2012
畢業學年度:100
語文別:中文
論文頁數:117
中文關鍵詞:記憶體雙倍資料率匯流排佈局
外文關鍵詞:MemoryDouble Data RateBusLayout
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由於資訊電子產品不斷地提高運作時脈以增進性能。這使得系統裡CPU與記憶體之間的連線設計越來越難處理。為提高效能,DDR3除了有更快的位元傳輸率(從400Mbps起跳,最高達1.6Gbps)外,也在連線拓樸上有很大的改革(從T-topology變為Fly-by topology)。因此,如何在電路板佈局上滿足越來越嚴苛的要求變成一個重要的課題。
隨著數位系統中工作時脈頻率迅速提高和信號上升(下降)時間不斷變短,PCB線路連線和電路板層級特性對系統電氣性能的影響也越來越重要。對於低頻設計,線路連線和電路板層級影響可以不考慮;但當頻率超過50MHz時,連線關係和電路板層級特性的影響不容忽視,必須對傳輸線效應加以考慮。因此,高速系統設計必須面對連線的傳輸線效應引起的信號完整性及時序等問題。
在記憶體部分,目前比較普遍使用中的DDR2速度已經高達800Mbps,而DDR3速度甚至高達1600Mbps。對於如此高的速度,從PCB的設計角度來講,要做到嚴格的時序要求,以滿足信號的完整性,已成重大的挑戰。記憶體為了滿足越來越高的資料傳輸率,其硬體架構也越來越複雜。

Information and electronic products continue to improve the operation of the clock in order to enhance performance. This makes the design of the connection between the CPU and memory in the system more and more intractable. To improve performance, DDR3 addition to the faster bit rate (from 400Mbps up to 1.6 Gbps), the highest is also a lot of reform on the connection topology (from the T- topology into a Fly-by topology). Therefore, how to meet the increasingly stringent requirements to become an important issue in the circuit board layout.
With the rapid increase in clock frequency in the digital system and signal rise (fall) time is constantly shorter PCB lines connection and board-level features of the system electrical performance is increasingly important. For low-frequency design, the line connection and the board level can be taken into account; but when the frequency exceeds 50MHz, the connection relations and board-level characteristics can not be ignored, transmission line effects must be taken into account. Therefore, the high-speed system design must face signal integrity and timing problems caused by the connection of transmission line effects.
In the part of the memory, the more common use of DDR2 rate up to 800Mbps, and even up to 1600Mbps DDR3 rate. For such a high speed PCB design, to achieve the strict timing requirements, in order to meet signal integrity has become a major challenge. In order to meet the increasingly high data rates, the hardware architecture of memory is more complex.

中文摘要 i
英文摘要 ii
誌謝 iii
目錄 iv
表目錄 ix
圖目錄 x
第一章 緒論 1
1.1 研究背景與動機 1
1.2 研究目的 2
1.3 論文架構 3
第二章 系統介紹 5
2.1 現場可規劃邏輯閘陣列(Field Programmable Gate Array;FPGA)
5
2.2 Xilinx FPGA Spartan6 7
2.3 Spartan6功能介紹 8
2.4 Xilinx SP605系統規格與方塊 8
2.5 DDR3 SDRAM 10
2.6 記憶體的結構 12
2.7 飛越式架構(Fly-By Architecture)與點對點(Point-to-Point;P2P) 14
第三章 匯流排 16
3.1 何謂匯流排 16
3.2 匯流排的種類 17
3.3 匯流排介面規格簡介 18
3.4 匯流排拉線時可能會碰到的問題 26
第四章 電性相關理論 28
4.1 信號完整性(Signal Integrity) 28
A 反射(Reflection) 28
B 串音(Crosstalk) 31
C 過激(Overshoot)欠激(Undershoot) 32
D 振鈴(Ringing) 32
E 信號延遲(Delay) 33
4.1.1 信號完整性的引發因素 33
4.1.2 信號完整性的解決方案 34
4.2 傳輸線模型 34
4.3 輸出入緩衝器之電路結構 35
4.3.1 CMOS(Complementary Metal-Oxide-Semiconductor) 35
4.3.2 GTL(Gunning Transceiver Logic) 36
4.4 IBIS Model 37
4.5 時序 39
4.5.1 時序問題探討 39
A 為何會有時序的要求 39
B 時序 39
4.5.2 時脈偏移(Clock Skew) 40
4.5.3 時脈同步 40
A 共同時脈(Common Clock) 40
B 源同步時序(Source Synchronous Timing) 41
4.6 眼圖(Eye Diagram) 42
4.7 拓樸(Topology) 44
4.7.1 拓樸的種類 44
A 菊花鏈拓樸(Daisy Chain Topology) 44
B 星型拓樸(Star Topology) 45
C 遠端簇(Far-end cluster Topology) 46
D 樹型拓樸(Tree Topology) 46
第五章 佈局設計 48
5.1 繪製電路圖 49
5.2 Netlist轉檔和除錯 51
5.3 製作元件(Symols) 52
5.4 板框(Board-Outline)製作 53
5.5 元件匯入 54
5.6 疊構設計 55
5.7 擺放零件 56
5.8 SpecctraQuest(SQ)模擬 57
5.9 元件調整及佈局繞線 58
5.10 Gerber檔轉出 59
第六章 研究方法與流程 61
6.1 SpecctraQuest模擬分析流程 61
6.2 IBIS Model設計及轉換 63
6.3 Setup Advisor 67
6.3.1 疊構設置(Edit Cross section) 67
6.3.2 定義電源網路(Identify DC Net) 69
6.3.3 零件類別區分(Device Setup) 70
6.3.4 SI模型指定(Signal Model Assignment) 72
A IBIS to DML 72
B 手動模型指定 73
6.3.5 SI檢查(SI Audit) 74
6.4 Pre-Placement 75
6.5 Solution Space Analysis 76
6.6 Constraint-Driven Floorplanning和Constraint-Driven Routing 82
6.7 Post-Route DRC和Post-Route Analysis 85
6.8 Bus Setup(匯流排設置) 85
第七章 模擬分析 88
7.1 眼圖遮罩(Eye Mask) 88
7.2 繞線規則(Routing Rules) 91
7.2.1 走線規範 91
7.2.2 設計規範 92
A 間距(Spacing)與線寬(Width) 92
B 時脈、資料、控制信號、地址信號和其它信號設計
規範 93
C 點對點其它繞線規範 93
7.3 研究分析方法 94
7.4 佈線前(Pre-layout)模擬 95
7.4.1 單條傳輸線(Single Trace) 95
7.4.2 前置設定 95
7.4.3 模擬分析 95
A 單條傳輸未佈線1000 mil時 97
B 單條傳輸未佈線2500 mil時 97
C 單條傳輸未佈線5000 mil時 98
D 單條傳輸未佈線7500 mil時 99
E 單條傳輸未佈線10000 mil時 100
F 結論 101
7.4.4 匯流排(BUS) 102
7.4.5 前置設定 102
A 匯流排未佈線1000 mil時 104
B 匯流排未佈線2500 mil時 106
C 匯流排未佈線5000 mil時 107
D 匯流排未佈線7500 mil時 108
E 匯流排未佈線10000 mil時 109
F 結論 110
7.5 佈線後(Post-layout)模擬 110
7.5.1 單條傳輸線(Single Trace) 111
7.5.2 匯流排(BUS) 112
7.5.3 結論 119
第八章 結論 115
參考文獻 116

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QRCODE
 
 
 
 
 
                                                                                                                                                                                                                                                                                                                                                                                                               
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