臺灣博碩士論文加值系統

對於核能電廠而言最重要的事莫過於電廠安全及穩定，核能電廠因為儀控電子卡片之故障或誤動作，可能造成電廠工作之延誤以及電廠營運上的損失，甚至造成電廠非預期性的跳機。本研究之主要目的，係就核三廠固態邏輯介面控制系統之Auxiliary Logic Module(ALM)電子卡片的關鍵元件Hex inverting Schmitt Trigger 與 Hex Inverter，進行熱老化實驗及壽命評估與電壓應力、輻射效應之探討。本研究完成國內核能電廠電子卡片關鍵元件老化劣化評估方法之建立，期望增進核能電廠營運安全。

第一部分將探討關鍵元件使用壽限評估，從很早開始就有研究物品失效時間以及壽命與應力的關係，並將其研究成果應用於加速壽命試驗，反應速率理論模型即為其中在實際應用上最廣泛的典型代表。而元件之劣化，是由於某些關鍵元件或材料發生了蒸發、擴散、氧化、吸著、腐蝕、移位、再結晶等老化機制所導致。這些老化機制起因於元件或材料中的基體物質產生分子、原子等微觀級的化學與物理變化。對於CMOS電子元件而言，溫度為其加速老化因子，利用熱應力來加速老化，利用失效時間呈指數分佈形態之特性，將其作不同溫度條件的壽命預估。以嚴格之標準來訂定元件壽限，對Hex inverting Schmitt Trigger而言，在50℃的環境中使用，其元件壽限可長達十年，對Hex Inverter而言，在45℃的環境中使用，其元件壽限可長達十年。Hex inverting Schmitt Trigger與Hex Inverter做Aging實驗萃取出之活化能值約0.48 ev-0.67 ev，利用活化能數值可以與其他電子元件比較能增進對元件之可靠度瞭解。

第二部分主要分析關鍵CMOS元件之輻射照射後之效應，由於國外曾發生三浬島與車諾比以及近期的日本福島等事故，由其是事故發生時的高輻射強度對整個電子儀控系統影響，輻射對電子元件而言是相當敏感且影響很大。首先先瞭解金氧半導體元件受到輻射照射之後的物理機制，其二氧化矽氧化層與二氧化矽與矽基板之介面層經輻射照射後之電荷效應為主要的機制，照射後產生的缺陷會影響到元件在電性上的表現。根據實驗結果能瞭解關鍵CMOS元件在輻射總劑量3 krad~3 Mrad範圍內的抗輻射能力，並量測到元件特性之飄移對應所遭受之輻射劑量，以建立相關的背景資料，反之也能夠將關鍵CMOS元件做為輻射偵檢器使用，應用在輻射監測上。結果顯示在輻射劑量低於30 krad以下時，大部分元件的電性參數已達10%的衰減程度，甚至超過10%。此外在相同輻射劑量下，不同輻射劑量率之大小會對於元件特性之漂移有所影響，輻射劑量率越小，即輻射照射時間越長，在半導體內產生的電子與電洞容易複合，造成較弱的輻射效應。此現象會對於以半導體元件為輻射之偵檢器對輻射劑量的量測有高估或低估的現象。最後能夠利用電荷分離的技術分析元件中分別來自氧化層電荷以及界面陷阱電荷造成的電荷效應，用以解釋相關參數之輻射效應。

第三部分電壓應力常用來可靠度測試，當MOSFET受到電壓應力的持續傷害時，會導致缺陷密度增生，經過電應力傷害而產生的缺陷主要可區分為兩大類別。一種為氧化層與矽基板界面受到損傷所產生的界面缺陷，另一種為介電層受到傷害而產生的氧化層缺陷。此兩種缺陷皆會對元件操作的臨界電壓產生影響。本部份主要探討關鍵CMOS元件在不同之電壓應力條件下造成之影響，對於MOSFET與CMOS元件的退化而言，BTI與CHC視為其重要的退化機制，而BTI的衰退機制以電壓應力條件的不同，又可分為PBTI與NBTI，分別對元件會造成不同的傷害。直流電壓應力的條件下，垂直氧化層的電場導致FN stress或是直接穿隧的現象，BTI被視為控制元件退化之機制。而CMOS元件在遭受交流電壓應力時，則會同時受到BTI與CHC退化機制的影響，且頻率會是影響元件衰退的主要因素，其中輸入脈衝波的頻率越高會對元件造成較大的傷害。

摘要 I
致謝 III
目錄 IV
表目錄 VII
圖目錄 XIV
第一章 序論 1
1.1研究動機與目的 1
1.2研究範圍 2
1.3研究概要 3
第二章 電子卡片系統與實驗方法設置 6
2.1固態邏輯控制介面系統(Solid State Interposing Logic System, SSILS) 6
2.1.1引論 6
2.1.2 操作說明原理 7
2.2輔助邏輯電子卡片(Auxiliary Logic Module, ALM ) 8
2.2.1ALM電子卡片在SSILS系統中之功能 8
2.2.2ALM電子卡片之關鍵元件探討 9
2.3 ALM電子卡片相關檢證與測試 11
2.4實驗方法與量測技術之建立 13
2.4.1 老化機制與影響 13
2.4.2 熱老化評估模型(thermal aging model) 14
2.4.3 游離輻射照射 15
2.4.4 量測實驗設置 16
2.5 結論 18
第三章 應用熱應力加速老化探討元件壽限評估研究 29
3.1研究動機 30
3.2積體電路元件熱老化機制探討 31
3.2.1二氧化矽氧化層與二氧化矽與矽基板之介面層劣化 31
3.2.2金屬連線(Metallization)劣化 31
3.2.3封裝接合處或機械接面劣化 32
3.2.4 熱應力之選用 32
3.3 實驗方法與設置 32
3.4 熱老化實驗之結果與討論 34
3.4.1藉由熱老化探討元件壽限評估與活化能 34
3.4.2熱應力加速老化探討元件電性與可靠度 38
3.5 結論 40
第四章 關鍵積體電路元件之輻射效應探討 56
4.1 研究動機 56
4.2 金氧半導體元件輻射效應機制探討 57
4.3 實驗方法與設置 59
4.3.1 游離輻射照射條件 59
4.3.2 電荷分離方法 60
4.4實驗結果與討論 61
4.4.1輻射劑量造成電子元件電性上之變化 61
4.4.2不同劑量率對電子元件之輻射照射效應 65
4.4.3應用電荷分離技術於金氧半導體經輻射照射後產生之電荷效應 68
4.5 結論 69
第五章 交直流電壓應力對元件特性之可靠度研究 89
5.1研究動機 89
5.2閘極氧化層相關的退化機制 90
5.2.1偏壓溫度不穩定性(bias temperature instability, BTI) 91
5.2.2通道熱載子退化機制(channel-hot-carrier degradation, CHC) 92
5.3 實驗方法與設置 92
5.4 實驗之結果與討論 93
5.4.1定電壓應力對元件傷害影響 93
5.4.2脈衝波應力之頻率效應對元件影響 96
5.5 結論 99
第六章 115
結論及展望 115
6.1結論 115
6.2展望 116
參考文獻 117

[1] TR5-43 ,TR5-47 , Review of Circuit Card/Board Related Failures That Contributed to Automatic and Manual Scrams
[2] S. S. Dimitrijev, N. D. Stojadinovic, and Z. D. Pruic, “Analysis of temperature dependence of CMOS transistors, threshold voltage,” Microelectronics and Reliability, vol. 31 (1981) 33-37.
[3] S. E. Nordquist, J. W. Haslett, and F. N. Trifimenkoff, “High temperature leakage current suppression in CMOS integrated circuits,” Electronics Letters, vol. 25 (1989) 1133-1135.
[4] H. S. Blanks, “Temperature dependence of component failure rate,” Microelectronics and Reliability, vol. 20 (1980) 219-246.
[5] K. L. Chiang, P. O. Lauritzen, “Thermal instability in very small p-n junctions,” IEEE Transactions in Electron Devices, ED-18, (1970) 94-97.
[6] B. L. Draper, D. W. Palmer, “Extension of high temperature electronics,” IEEE Transactions on Components, Hybrids, and Manufacturing Technology, CHMT-2, (1979) 399-404.
[7] F. P. Heiman, and H. S. Miller, “Temperature dependence of n-type MOS transistors,” IEEE Transactions in Electron Devices, ED-12, (1965) 142-148.
[8] Reg. Guide 1.89, Rev. 1, Environmental Qualification of Certain Electrical Equipment Important to Safety for Nuclear Power Plant. U.S. Nuclear Regulatory Commission, 1984.
[9] K.Korsah, M.Hassan, T.J.Tanaka, R.T.Wood, “Technical Basis For Environmental Qualification of Microprocessor-Based Safety-Related Equipment in Nuclear Power Plants,” NUREG/CR-6479, 1998.
[10] MIL-HDBK-217F, Reliability Prediction of Electronic Equipment, 35-36.
[11] Holmes-Siedle, Nucl. , Instr. and Methods, 121, p.169, 1974.
[12] L.S. August, IEEE NS-29(6), p.2000, 1982.
[13] Holmes-Siedle and L. Adam, Radiat. Phys. Chem, 28, p.235, 1986.
[14] Kelleher, M.O. Sulliuan, J. Ryan, B. Neil, and W. Lane, IEEE NS-39(6), p.342, 1992.
[15] K.S. Chang-Liao and J.G. Hwu, IEE proceedings-G, 139(3), p.319, 1992.
[16] K.S. Chang-Liao and J.G. Hwu, J. of Vacu. Sci.＆Tech. B, 10(2), p.744, 1992.
[17] K.S. Chang-Liao and C.J. Huang, J. Vac. Sci. Tech. B,12(3),p.1377, 1994.
[18] P. J. McWhorter and P. S. Winokur, Applied Physics Letters, p.133, 1986.
[19] Dieter K. Schroder, “Semiconductor Material and Devices Characterization,”
John Wiley &; Sons, 1998.
[20] M. A. Alam, “A critical examination of the mechanics of dynamic NBTI for PMOSFETs,” IEDM, pp. 14.4.1 - 14.4.4, 2003
[21] V. Huard and M. Denais, “Hole trapping effect on methodology for DC and AC negative bias temperature instability measurements in PMOS transistors,” IRPS, pp. 40, 2004.
[22] H. Reisinger et al., “Analysis of NBTI degradation- and recovery-behavior based on ultra fast VT-measurements,” IRPS, pp. 448, 2006.
[23] J. H. Stathis and S. Zafar, “The negative bias temperature instability
in MOS devices: A review,” Microelectron. Reliab., vol. 46, no. 2–4,
pp. 270–286, Feb.–Apr. 2006.
[24] D. J. DiMaria, “Defect generation in field-effect transistors under channelhot-
electron stress,” J. Apply. Phys., vol. 87, no. 12, pp. 8707–8715,
Jun. 2000.
[25] E. Y.Wu and J. Sune, “Power-law voltage acceleration: A key element for
ultra-thin gate oxide reliability,” Microelectron. Reliab., vol. 45, no. 12,
pp. 1809–1834, Dec. 2005.
[26] F. Crupi, B. Kaczer, G. Groeseneken, and A. De Keersgieter, “New insights
into the relation between channel hot carrier degradation and oxide
breakdown in short channel nMOSFETs,” IEEE Electron Device Lett.,
vol. 24, no. 4, pp. 278–280, Apr. 2003.
[27] S. Gerardin, A. Cester, A. Paccagnella, and G. Ghidini, “Impact of
Fowler–Nordheim and channel hot carrier stresses on MOSFETs with
2.2 nm gate oxide,” Microelectron. Eng., vol. 80, pp. 178–181, Jun. 2005.
[28] C. Lin, S. Biesemans, L. K. Han, K. Houlihan, T. Schiml, K. Schruefer,
C. Wann, J. Chen, and R. Mahnkopf, “Hot carrier reliability for 0.13 μm
CMOS technology with dual gate oxide thickness,” in IEDM Tech. Dig.,
2000, pp. 135–138.
[29] Javier Martín-Martínez, Simone Gerardin, Esteve Amat, Rosana Rodríguez, “Channel-Hot-Carrier Degradation and Bias Temperature Instabilities in CMOS Inverters,” IEEE Electron Device Lett., vol. 56, no. 9, pp. 2155-2158, Sep. 2009.
[30] Mickael Denais, Vincent Huard, Chittoor Parthasarathy, Guillaume Ribes, Franck Perrier, Nathalie Revil, and Alain Bravaix, “Interface Trap Generation and Hole Trapping Under NBTI and PBTI in Advanced CMOS Technology With a 2-nm Gate Oxide,” IEEE Electron Device Lett., vol. 4, no. 4, pp. 715-722, Sep. 2009.
[31] 徐懷瓊、曾樹湖、孫元龍，“儀控技術叢書之二－固態邏輯介面控制系統”，台灣，中華民國七十二年
[32] 彭鴻霖，“可靠度技術手冊－失效物理分析技術”，台灣，中華民國八十六年
[33] “臺灣電力公司核三廠固態邏輯介面控制系統MSIV/FWIV、BOP/ESAFS、ALM、TM、CBM、ROM、FBM電子卡片檢證報告書”，CGID-DR-97005
[34] 劉長生，“臺灣電力公司第三核能發電廠Auxiliary Logic module電子卡片ATP”，台灣，中華民國九十八年