# 臺灣博碩士論文加值系統

(34.204.180.223) 您好！臺灣時間：2021/08/05 17:07

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 傳統積體電路設計流程中，平面規劃是很重要的一環，隨著晶片內模組的增加，計算複雜度也大幅提升，所以需要對傳統的演算法作些改變。我們推出正交表，表中的各因子代表模組，任一因子的準位代表該模組之方向。以此正交表可以明顯縮小解空間。我們選擇使用序列對(Sequence Pair)表示法來表示電路平面，並且搭配快速最長共同子序列(Fast Longest Common Subsequence)來計算面積，最後整合模擬退火演算法和直交表，藉由解空間的縮小而加快得出較佳解的速度。由於正交實驗設計法需要大量的運算，所花費時間較長，我們使用CUDA架構的平行運算，來解決這個問題。
 Floorplanning is an important and dispensable stage in the traditional integrated circuit design process. With the raised module numbers and increased wire length, the computation complexity is raised dramatically. Obviously, the traditional algorithms need to be updated. We developed an orthogonal table, in which each factor represents a module and the level of a specified factor denotes the orientation of that module. With this orthogonal table, the solution space is significantly decreased.We use sequence pair to represent a floorplan and the fast longest common subsequence is used accordingly to calculate the area of a floorplan. Different floorplans are generated by perturbation in a simulated annealing process. During simulated annealing, we integrate orthogonal table to scale down the solution space and thus promote the speed of obtaining better solution.Although the solution space is reduced by orthogonal table, the computation time for deriving the area of each solution is inevitably increased. We use CUDA-based parallel technology to solve this problem.
 摘　要 IAbstract II誌 謝 III目 錄 IV表目錄 VI圖目錄 VII第一章 緒論 11.1研究背景 11.2研究動機 21.3論文架構 2第二章 相關文獻 32.1序列對表示法 32.2快速最長相同子序列 52.3模擬退火(Simulated Annealing)法 82.4 正交實驗設計(Orthogonal Experiment)法 92.5 平行運算(CUDA) 12第三章 研究方法 143.1概述 143.2初始解與大量擾動 153.3模擬退火階段 183.4正交實驗設計法應用(OED) 21第四章 實驗結果 274.1實驗環境 274.2實驗結果 27第五章 結論與未來展望 335.1 結論 335.2 未來展望 33參考文獻 34
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