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臺灣博碩士論文加值系統

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研究生:江長霖
研究生(外文):Chang-Lin Jiang
論文名稱:應用動態可重組FPGA實現可變長度FFT處理器設計
論文名稱(外文):Design of Adaptive-Length FFT Processor using Dynamically Reconfigurable FPGA Devices
指導教授:李宗演李宗演引用關係
指導教授(外文):Trong-Yen Lee
口試委員:熊博安蔡加春
口試委員(外文):Pao-Ann HsiungChia-ChunTsai
口試日期:2012-06-28
學位類別:碩士
校院名稱:國立臺北科技大學
系所名稱:電腦與通訊研究所
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2012
畢業學年度:100
語文別:中文
論文頁數:70
中文關鍵詞:部分可重組FPGA快速傅立葉轉換正交分頻多工
外文關鍵詞:Partial Reconfigurable SystemsFPGAFast Fourier TransformOFDM
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近年來如何應用現場可程式化閘陣列(Field Programmable Gate Array, FPGA)的動態部分可重組(Dynamic Partial Reconfigurable, DPR)功能為一個重要的研究議題,DPR FPGA允許在不同的時間利用相同的可重組區域來執行不同硬體功能,因此有效提升硬體的使用率,並降低FPGA面積的使用,在此研究方向下,以往都偏向理論上的研究,實際應用的例子不多。本文以DPR FPGA做為設計平台,配合正交分頻多工(Orthogonal Frequency Division Multiplexing, OFDM)的快速傅立葉轉換(Fast Fourier Transform, FFT) 做應用。在OFDM中,各種不同的通訊系統會有不同點數的調變與解調變轉換點數,常見的FFT點數有16、32、64、128、256、512、1024、2048、4096與8192點,在如此多的轉換點數下,設計一個可變長度的FFT可以直接切換所需的點數做通訊的傳輸。PR可以做為切換的媒介,將各點數FFT規劃為PR模組,需要何種點數的FFT直接將模組切換就能達到點數切換,在以往可變長度FFT設計,將所有點數所需硬體設計於同一模組下,利用PR可以將以往的設計所需硬體面積平均降低18.31%,在記憶體部分亦至少降低27.85%,並且平均減少25.07%功率消耗,若有不同點數的FFT時僅需將新的點數以PR模組設計就能加入至本文所設計的可變長度FFT處理器中。

Recently, the application of Dynamic Partial Reconfigurable (DPR) Field Programmable Gate Arrays (FPGAs) becomes an important research topic. The DPR FPGAs allow using the same reconfigurable region to configure different task functionality at different time domains, and does not affect other tasks execution. Therefore, the utilization of hardware resource can be promoted then the used FPGA area can be reduced. In this work, we use the property of DPR FPGAs to implement Orthogonal Frequency Division Multiplexing (OFDM) Fast Fourier Transform (FFT). In different OFDM communication systems, they have different transform points, such as 16、32、64, 128, 256, 512, 1024, 2048, 4096, and 8192 points. In conventional design, the designs of variable-length FFT include all the hardware of FFT points in the same module, or has more complex selection circuit of FFT point. Therefore, we design an adaptive-length FFT processor by DPR FPGAs. The experimental results show that the proposed method can reduce 18.31% of hardware resources on average, 27.85% of memory resources on average, and 25.07% of dynamic power consumption on average.

摘要 i
英文摘要 ii
誌謝 iii
目錄 iv
表目錄 v
圖目錄 vi
第一章 緒論 1
1.1 簡介 1
1.2 研究動機與目的 2
1.3 本論文之貢獻 2
1.4 論文架構 3
第二章 相關文獻探討 4
2.1 動態部分可重組FPGA 4
2.2 快速傅立葉轉換 7
2.2.1 FFT演算法 8
2.2.2 FFT硬體架構 10
2.2.3 可變長度FFT 12
第三章 動態可重組之可變長度FFT 16
3.1 系統架構 16
3.2 自我可重組FPGA 19
3.3 System ACE裝置 22
3.4 FFT硬體電路設計 22
3.4.1 運算單元PE1 25
3.4.2 運算單元PE2 26
3.4.3 運算單元PE3 27
3.4.4 運算單元PE4 29
3.4.5 移位暫存器與ROM 31
3.5 動態可重組可變長度FFT 32
第四章 實驗結果與分析 36
4.1 系統規劃 36
4.2 多NGC檔合併 37
4.3 PlanAhead硬體資源規劃 38
4.4 實驗結果與分析 45
第五章 結論與未來工作 51
5.1 結論 51
5.2 未來工作 51
參考文獻 53
附錄:已刊登或接受之論文 56


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[23]賴麗文,動態部分可重組系統之內文儲存與恢復方法,碩士論文,國立臺北科技大學電腦與通訊研究所,臺北,2007。
[24]徐永霖,可自我重組系統架構之研究,碩士論文,國立臺北科技大學電腦與通訊研究所,臺北,2007。


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