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臺灣博碩士論文加值系統

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研究生:林翠薇
研究生(外文):Lin, Tsui-Wei
論文名稱:高速、高解析度、多相位輸出脈波寬度控制迴路
論文名稱(外文):High Speed、High Resolution and Multi-phase Pulse-width Control Loop
指導教授:莊基男
指導教授(外文):Chuang, Chi-Nan
口試委員:陳超群楊瀧颉
口試委員(外文):Chen, Chao-ChunYang, Long-Jie
口試日期:2012-11-17
學位類別:碩士
校院名稱:華梵大學
系所名稱:電子工程學系碩士班
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2012
畢業學年度:101
語文別:中文
論文頁數:82
中文關鍵詞:脈波寬度控制迴路延遲鎖定迴路
外文關鍵詞:PWCLDLL
相關次數:
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此論文提出兩種以延遲鎖定迴路(Delay locked loop, DLL)為基底構成的脈波寬度控制迴路(Pulse width control loop, PWCL),此電路的優點在於功能不僅限於責任週期的校正,還擁有控制/選取工作週期的能力,並且進一步利用相位重組與內插電路(interpolator)的方式大大地提升了解析度(resolution)的呈現,同時具有多相位輸出的特性。
在控制方面,第一種PWCL使用0.35μm製程技術,輸入時脈為250MHz,運用了多工器(Multiplexer)將輸入訊號作為正緣(rising edge)延遲鎖定迴路的多相位輸出(multi-phase)的特性來做為負緣(falling edge)將訊號重組再輸出為一個新的訊號,透過雙重DLL迴路,將原先一個週期無法切割出的相位利用兩個互質的週期去分割,分割後再整合回一個週期之內,成功的突破原製程所限制的解析度,並且還能夠利用數位控制的方式去選取所需的責任週期(duty-cycle),最高解析度為144p,本質延遲為220p,選取範圍為30%~51.5% in step of 3.6%。
第二種PWCL電路使用0.18μm製程技術,輸入時脈為1GHz,利用多工器將第一重DLL整個週期的相位做選取送入第二重DLL再進行半週期的等分,分割後再整合回一個週期之內,進而透過MUX做選取後進行內插,達到8.9p的高解析度,本質延遲為50p,選取範圍擴大到趨近360°全週期相位(1%~99% in step of 0.89%)。
This paper proposed the Pulse-width Control Loop (PWCL) based on the Delay Locked Loop (DLL). The advantages of this chip are that the function not only correct the duty-cycle, but also has the ability of control/select the duty-cycle, furthermore, it enhance the resolution of the pulse presentation by using interpolation, and it also has the characteristics of the multi-phase output.
In control case, the first chip use 0.35μm 2P4M 3.3V CMOS process, reference clock is 250MHz, it uses the multiplexer (MUX) to restructure a new pulse, the reference pulse as a positive edge and the falling edge is from the output signal of the DLL. In improve the resolution of the pulse at interpolation circuit, using double DLL Loops to create a comprise cycle to cut out a new pulse which the original cycle can’t not achieve, and integrated back within one cycle. And also has the advantage of the digital control, it can easy to select the duty cycle what you need and the highest resolution is 144p, intrinsic delay is 220p, selection rang is 30%~51.5% in step of 3.6%.
The second chip use 0.18μm 1P6M 1.8V CMOS process, reference clock is 1GHz, when DLL 1 was locked ,it will use the MUX to take whole period fed into the DLL 2 to make aliquot of half-period, after that, multiplexer output coupled within interpolation circuit to improve the resolution, it can make a 1/4 、 1/2 、 3/4 phase signal to switch. It also can use digital control easily to select the duty cycle what you need , the highest resolution is 8.9p,intrinsic delay is 50p, selection rang is 1%~99% in step of 0.89% .
目錄
摘要 I
Abstract II
目錄 III
表目錄 V
圖目錄 VI
第一章 簡介 1
1.1 研究動機 1
1.2 論文概要 2
第二章 傳統延遲鎖定迴路與脈波寬度控制迴路架構與理論 3
2.1 傳統脈波寬度控制迴路架構介紹 3
2.1.1 第一種傳統脈波寬度控制迴路 5
2.1.2 脈波寬度控制迴路穩定度分析 6
2.1.3 第二種傳統脈波寬度控制迴路 7
2.2 傳統延遲鎖定迴路架構介紹 8
2.2.1 延遲鎖定迴路穩定度分析 10
2.2.2 延遲鎖定迴路雜訊分析 12
2.2.3 延遲鎖定迴路系統模擬 14
2.2.4 延遲鎖定迴路鎖定範圍分析 15
2.2.5 傳統相位偵測器 17
2.2.6 傳統充電泵與迴路濾波器 18
2.2.7 傳統電壓控制延遲線 19
第三章 以延遲鎖定迴路為基底實現高解析度脈波寬度控制迴路 21
3.1 電路架構 21
3.1.1 設計流程 23
3.1.2 啟動控制電路(Start Control Circuit, SCC) 24
3.1.3 鎖定偵測器(Lock Detector) 26
3.1.4 史密特觸發電路(Schmitt Trigger Circuit) 28
3.1.5 相位偵測器(Phase Detector, PD) 30
3.1.6 充電泵(Charge Pump)與迴路濾波器(Loop Filter) 33
3.1.7 電壓控制延遲線(Voltage control Delay Line, VCDL) 36
3.1.8 多工器(Multiplexer, MUX1-1 & MUX7-1) 39
3.1.9 量測考量 41
3.1.10 模擬與量測結果 42
3.1.11 結論 50
第四章 運用內插電路實現360°全相位高解析度脈波寬度控制迴路 51
4.1 電路架構 51
4.1.1 多工器 (MUX1-1 & MUX8-2) 53
4.1.2 內插電路(Interpolator) 54
4.1.3 模擬結果 56
4.1.4 量測考量 64
4.1.5 結論 65
第五章 結論 66
參考文獻 67
[1]吳孟哲,「寬頻操作為基礎之靜態相位誤差校正延遲鎖定迴路」,國立中央大學電機工程研究所碩士論文,民國九十七年一月。
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