臺灣博碩士論文加值系統

當電子產品正衝擊整個世界，半導體製造的技術進步，晶片製造發展至低成本、高良率，造成更大的影響。嵌入式動態隨機存取記憶體 (DRAM)製程，從製程中串入一段深構製程來製作深構式DRAM，主要的優勢是以“系統單晶片”的概念將DRAM和邏輯區其整合在同一個晶粒上而以DRAM取代部份的靜態隨機存取記憶體。但是新開發的製程技術，良率尚無法達到預期目標。故障分析顯示“缺陷”，電容節間過於擴口及主動區微孔缺陷，是影響良率最主要的因素。本文針對嵌入式記憶體之溝槽式蝕刻製程的缺陷，利用“缺陷檢驗機台” 和“電子顯微鏡”找出缺陷的種類和來源，根據不同種類缺陷形成的機制，提出蝕刻調整改善方案，利用增加溝槽硬罩蝕刻氣體中的氧流量，來解決擴口缺陷，並加入利用縮短電容深溝製程一的蝕刻秒數的實驗設計來從中找尋最佳化的條件。研究結果發現，當硬罩蝕刻的氧流量從23sccm增加到24sccm已可大幅改善擴口的問題，並且將深溝製程的蝕刻時間從120秒縮短至110秒時，微孔缺陷不受硬罩蝕刻的氧流量增加仍可維持最佳化的晶圓，其晶圓良率獲得提昇。

Due to radical advancements of semiconductor process technology, microelectronic chips are manufactured in lower cost with better yield, this makes the impact of electronic merchandises to the world even more noticeable than it already does. One of the most innovative advancement is to add a deep trench step into a Dynamic Random Accessible Memory (DRAM) manufacturing process; this will provide a tremendous advantage by using the concept of SOC (System on Chip) to integrate DRAM and logic in a same die and replace portion of SRAM with DRAM. However, due to spacing from Node-to-Node and defect of Active-Area Pin Hole, this new manufacturing process can not exceed the expected yield. This dissertation proposed an improvement program to improve defects and Node-to-Node spacing problem for deep trench embedded DRAM manufacturing process. The defect data which was exploited to the cause and categorize the class of the defect were acquired by using SEM and KLA. During the research, it was found that Node-to-Node spacing problem can be solved by increased the amount of etch O2 gases for DTMO. Therefore, an experiment was designed to find out the optimized proportion between etching time for DT1 (The 1st stage of Deep Trench manufacturing) and the amount of etching gases for DTMO. Form the results of experiment, it was discovered that if the amount of etching gases for DTMO were increased from 23sccm to 24sccm, it can greatly improve the issue of Node-to-Node spacing. In addition to that, DT1 etching time can decreased from 120 seconds to 110 seconds and Pin-Hole defects were tremendously improved. In conclusion, a wafer which used the optimized proportion between the amount of etching gases and etching time for DT1 gives a better die yield than one without it.

目錄
簽名頁
中文摘要
英文摘要
誌謝
目錄………………………………………………………………………Ⅰ
表目錄……………………………………………………………………Ⅳ
圖目錄……………………………………………………………………Ⅴ
符號與縮寫對照表………………………………………………………Ⅷ
第一章 序論………………………………………………………………1
1.1 前言…………………………………………………………1
1.2 A廠Embedded DRAM 製程簡介……………………………1
1.3 研究動機與目的………………………………………………8
1.4 文獻回顧……………………………………………………9
第二章 研究分析與實驗方法……………………………………………11
2.1 現況分析……………………………………………………11
2.2 異常點分析…………………………………………………11
2.3 結構分析…………………………………………………13
第三章 實驗器具及方法………………………………………………23
3.1 實驗器具…………………………………………………23
3.1.1 HITACHI CD-SEM (日立測量型掃瞄式電子顯微鏡)………23
3.1.2蝕刻機台( TEL SCCM SE , Lam2300 KIYO) ……………26
3.1.3 KLA-Tencor缺陷檢驗機…………………………………………29
3.1.4 APPLIED SEMVing 電子顯微鏡……………………………31
3.2 實驗方法…………………………………………………33
3.2.1 實驗方法………………………………………………………33
3.2.2 交叉實驗設計圖………………………………………………34
3.2.3 SEM量測及缺陷檢驗機來確認實驗結論……………………35
第四章 實驗結果及良率分析…………………………………………37
4.1 電性及良率分析……………………………………………37
4.1.1 電性分析項目………………………………………………37
4.1.2 良率分析項目……………………………………………………37
4.1.3 DTMO O2流量實驗的電性及良率分析……………………………38
4.1.4 DTMO O2流量與DT1蝕刻時間的電性良率分析………41
4.2 實驗探討………………………………………………………43
4.3 良率提升結果………………………………………………46
第五章 結論和未來展望…………………………………………………47
5.1 結論…………………………………………………………47
5.2 未來展望………………………………………………………47
參考文獻…………………………………………………………………49

表目錄
表4-1不同DTMO的O2流量的電性及良率分析……………………39
表4-2不同DTMO的O2流量與DT1蝕刻時間條件的電性及良率分
析…………………………………………………………………43

圖目錄
圖1-2-1 DT loop製程流程圖(1)……………………………………………3
圖1-2-2 DT loop製程流程圖(2)……………………………………………5
圖1-2-3 DT loop製程流程圖(3)……………………………………………7
圖1-3-1 Node-to-Node CD 擴口問題…………………………………………8
圖1-3-2 Active Area damage - Pin Hole 缺陷……...……………………9
圖2-2-1 Node-to-Node CD 失效模式SEM示意圖…………………………12
圖2-2-2 Active Area damage - Pin Hole失效模式SEM示意圖………13
圖2-3-1 Node-to-Node CD 量測位置與各階段；包含DTMO、DT1、及DT2 CD量測位置示意圖………………………………………14
圖2-3-2 DT Photo to DT2 process flow and related data…………………15
圖2-3-3 Node-to-Node CD與DT2 CD 相關示意圖……………………16
圖2-3-4輪廓不良而導致故障原因SEM示意圖………………………………17
圖2-3-5 DTMO輪廓不良而導致故障原因示意圖……………………17
圖2-3-6 DTMO各蝕刻參數與DT2 CD關連性示意圖………………18
圖2-3-7 DTMO輪廓與DT2蝕刻後的輪廓示意圖………………………19
圖2-3-8 DTMO 蝕刻O2 流量增加與DT2 CD、輪廓，及Node-to-Node CD 影響整理圖.……………………………………………19
圖2-3-9 曝光能量、對焦與PR side lobe 的關係圖……………………20
圖2-3-10 光阻蝕刻率在不同O2流量下的比較圖……………………21
圖2-3-11 光阻 Side Lobe逐站影響示意圖………………………………22
圖3-1-1 HITACHI CD-SEM 機台組成圖…………………………………23
圖3-1-2 HITACHI CD-SEM 電子訊號原理圖……………………………24
圖3-1-3 HITACHI CD-SEM 量測原理示意圖……………………………25
圖3-1-3 HITACHI CD-SEM機台實體圖……………………………………26
圖3-1-4 TEL SCCM SE機台示意圖……………………………………27
圖3-1-5 Lam-2300 Kiyo機台上視圖………………………………………27
圖3-1-6 電漿 (Plasma) 產生與反應邊界示意圖…………………………29
圖3-1-7 KLA-Tencor 缺陷檢驗機機台示意圖……………………………30
圖3-1-8 機台成像方式示意圖……………………………………………30
圖3-1-9 機台影像比對方式……………………………………………31
圖3-1-10 APPLIED SEMVision 機台組成…………………………………32
圖3-1-11 APPLIED SEMVsion 機台實體圖…………………………33
圖3-2-1 O2流量與Node-to-Node 擴口及Pin hole 缺陷關係圖………34
圖 3-2-2 改善擴口及Pin hole缺陷的實驗設計表…………………………34
圖3-2-3 DT2 CD與DT1蝕刻時間關係示意圖……………………………35
圖3-2-4 DTMO O2流量與DT1蝕刻秒數與Pin Hole 關係圖……………36
圖4-1-1 DTMO蝕刻O2流量與BIN1及良率關係圖…………………………38
圖4-1-2 DTMO蝕刻O2流量與BIN27及良率關係圖………………………39
圖4-1-3 DTMO蝕刻O2流量與BIN9及良率關係圖………………………39
圖4-1-4填充不全而導致的裂縫(Seam)缺陷SEM圖………………………40
圖4-1-5 O2流量、DT1蝕刻時間條件與BIN1、及良率關係圖………41
圖4-1-6 O2流量、DT1蝕刻時間條件與BIN9、及良率關係圖………42
圖4-1-7 O2流量、DT1蝕刻時間條件與BIN27、及良率關係圖………42
圖4-2-1 Embedded DRAM電路示意圖………………………………44
圖4-2-2 DT2蝕刻後與溝槽填充多晶矽製程後SEM圖……………………45
圖4-2-3 輪廓外觀比值示意圖……………………………………………45
圖4-2-4 DT2蝕刻後，Center與Edge 深度差異SEM圖…………………46

[1] 林宗翰， “晶圓代工必將踏入嵌入式記憶體製程， DIGITIMES電子時報， http://crazybluehugo.pixnet.net/blog/post/5290638，0602，2011。
[2] 鍾明良，“An Embedded DRAM with SRAM Interface in Standard CMOS Process ，碩士論文，成功大學電機工程學系，2009。
[3] 林明憲， “矽晶圓半導體材料技術，台北縣，台灣 ：全華圖書， pp. 6-27，2007，ISBN:9789572160176。
[4] 莊達人， “VLSI製造技術，台北縣，台灣，高立書局，pp. 356-368，pp. 945-949，2007，ISBN:978-986-412-373-5。
[5] 羅正忠，張鼎張， “半導體製程技術導論，台灣培生教育出版有限公司(2006)， pp. 222~227。
[6] 葉旭逾，“六氟化硫電漿對氮化矽蝕刻之參數優化研究及光譜分析， 碩士論文，中原大學電子工程學系，2010。
[7] R. d’Agostino, D. L. Flamm, “Plasma etching of Si and SiO2 in SF6-O2 mixtures, Journal of Vacuum Science and Technology, A 52, 1981.
[8] 鄭英宗，“Dry Etching Process for Ge Gate-All-Around FETs on Si Manufacturing ，碩士論文，中央大學機械工程硏究所，2012。
[9] A. J. van Roosmalen, J. A. G. Baggerman, S. J. H. Brader, “Dry Etching for VLSI, Plenum Press, 1992.
[10] J. S. Judge, “Etching for Pattern Definition, Electrochemical Society, 1976.
[11] M. Quirk, J. Serda, “Semiconductor Manufacturing Technology, August 2006, ISBN: 986-154-117-9.
[12] H. Yoshiki, “Localized Etching of an Insulator Film Coated on a Copper Wire using an Atmospheric-Pressure Microplasma Jet, Review of Scientific Instruments, Vol. 78, pp. 043510-4, 2007.
[13] 鄭俊偉，“Enhancement of Dry Etching Yield for Array Processing using Taguchi Method，碩士論文，大學機械工程學系，2010。
[14] A. Ben-Porath, T. Hayes, and A. Skumanich, “Advanced Process Development and Control based on a Fully Automated SEM with ADC, Proceedings of the Advanced Semiconductor Manufacturing Conference, pp.275 -280, 1999.
[15] M. Altamirano, A. Skumanich, “Enhanced Defect Detection Capability using Combined Brightfield/Darkfield Imaging, Proceedings of SPIE, Vol. 3509, pp. 60 -64, 1998.
[16] B. Becker, R. Porat, H. Eschwege, “Identification of Yield Loss Sources in the Outer Dies using SEM Based Wafer Bevel Review, Proceedings of the Advanced Semiconductor Manufacturing Conference (ASMC), July 2010.
[17] S. Sez, G. S. May, “Fundamentals of Semiconductor Fabrication, Wiley, U. S. A, p. 361, 2004.
[18] K. Jami, S. Vedula, G. Blumenstock, KLA-Tencor Corporation, Y. Kim, Lam Research Corporation, “Optimization of edge die yield through defectivity reduction, Solid State Technology, October, 2009.