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研究生:林建志
研究生(外文):Chien-Chih Lin
論文名稱:非線性分段補償帶隙參考電壓電路之研究
論文名稱(外文):Study on A Nonlinear Piecewise Compensated Bandgap Voltage Reference Circuit
指導教授:吳宗益陳勛祥陳勛祥引用關係
學位類別:碩士
校院名稱:國立彰化師範大學
系所名稱:電子工程學系
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2014
畢業學年度:102
語文別:中文
論文頁數:53
中文關鍵詞:帶隙參考電壓分段補償電路功率損耗溫度係數PSRR
外文關鍵詞:bandgap voltage reference circuitpiecewise compensated circuitspower consumptiontemperature coefficientPSRR
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本篇論文的電路主要是根據一階補償帶隙參考電壓的架構,再藉由非線性分段補償電路的原理得出正比於溫度平方關係的補償電流進行二階補償,最後搭配電阻分割來調整補償電流的比率產生出對溫度靈敏度低的輸出帶隙參考電壓。本篇論文電路設計是使用台積電(TSMC) 0.18 μm CMOS製程實現,在佈局前的模擬結果為:工作電壓範圍為1.15 V到1.8 V,當供應電壓為1.3 V時,在-40 ℃到120 ℃工作溫度範圍內,溫度係數約為0.84 ppm/℃,功率損耗約為117.73 µW,輸出電壓平均值約為716.79 mV,PSRR (power supply rejection ratio)值約為-57 dB,而在佈局後的模擬結果為:工作電壓範圍為1.15 V到1.8 V,當供應電壓為1.3 V時,在-40 ℃到120 ℃工作溫度範圍內,溫度係數約為0.85 ppm/℃,功率損耗約為148.88 µW,輸出電壓平均值約為778.31 mV,PSRR (power supply rejection ratio)值約為-46 dB。
In this thesis the designed circuits utilize the structure of a first-order temperature compensation bandgap voltage reference circuit, and nonlinear piecewise compensated circuits for curve compensation to generate second-order temperature compensation current. Then, using resistor ratio adjusts the value of compensation current to produce a low temperature sensitivity output reference voltage. The TSMC 0.18 µm 1P6M CMOS models are used in the circuit simulation.
When the supply voltage VDD is 1.3 V and the temperature range is from -40 ℃ to 120 ℃, the pre-layout simulation results show as follows:
1. The average value of output voltage reference is about 716.79 mV.
2. The deviation value is about 0.096 mV, and the temperature coefficient is about 0.84 ppm/℃.
3. The power consumption is about 117.73 µW, and the power supply rejection ratio (PSRR) is about 57 dB.
When the supply voltage VDD is 1.3 V and the temperature range is from -40 ℃ to 120 ℃, the post-layout simulation results show as follows:
1. The average value of output voltage reference is about 778.31 mV.
2. The deviation value is about 0.104 mV, and the temperature coefficient is about 0.85 ppm/℃.
3. The power consumption is about 148.88 µW, and the power supply rejection ratio (PSRR) is about 46 dB.

摘要 I
Abstract II
致謝 III
目錄 IV
圖目錄 VII
表目錄 IX
第一章 緒論 1
1.1 研究動機 1
1.2 電路簡介 1
1.3 論文章節提要 2
第二章 基本帶隙參考電壓電路原理與參考文獻回顧 4
2.1 前言 4
2.2 電壓模式之基本帶隙參考電壓電路原理與參考文獻回顧 4
2.2.1 Kujik帶隙參考電路 5
2.2.2 利用MOS電流鏡之帶隙參考電壓電路 7
2.3 電流模式之基本帶隙參考電壓電路原理與參考文獻回顧 8
2.3.1 傳統型帶隙參考電壓之電路(Conventional BGR circuit) 9
2.3.2 利用MOS電流鏡之電流模式帶隙參考電壓電路 11
2.4 正溫度產生器(PTAT Generator) 12
2.5 基射接面電壓(VEB)之基本理論 14
第三章 帶隙參考電壓電路之設計 18
3.1 架構簡介 18
3.2 一階溫度補償之基本原理與工作特性 18
3.3 運算放大器(OP) 21
3.4 運算放大器(OP)之輸入偏移電壓(Vos) 23
3.5 啟動電路 25
3.6 高階溫度補償之帶隙參考電壓電路 26
3.6.1 非線性分段補償之基本原理與工作特性 26
3.7 二階完整電路之基本原理與工作特性 29
第四章 電路模擬及實驗結果 31
4.1 前言 31
4.2 佈局前模擬(Pre-Simulation) 31
4.2.1 輸出參考電壓與誤差值 31
4.2.2 溫度係數 32
4.2.3 電源拒斥比 33
4.2.4 工作電壓範圍 35
4.2.5 功率損耗 37
4.3 Model corner的模擬 37
4.4 佈局後模擬(Post-Simulation) 40
4.4.1 輸出參考電壓與誤差值 40
4.4.2 溫度係數 41
4.4.3 電源拒斥比 42
4.4.4 工作電壓範圍 43
4.4.5 功率損耗 45
4.5 實驗結果比較 45
4.6 電子元件參數 47
4.7 完整電路佈局圖 49
第五章 結論 50
參考文獻 51
作者簡歷 53




















圖目錄

圖 1. 1帶隙參考電壓電路之示意圖 2
圖2.1 電壓模式帶隙參考電壓電路之原理示意圖 5
圖2.2 KUJIK帶隙參考電路之架構圖 6
圖2.3 MOS電流鏡參考電路之架構圖 7
圖2.4 電流模式帶隙參考電壓電路之原理示意圖 9
圖2.5 傳統型帶隙參考電壓電路之架構圖 10
圖2.6 新型帶隙參考電壓電路之架構圖 12
圖2.7 正溫度產生器電路之架構圖 13
圖2.8 在CMOS製程中實現-PNP BJT雙載子電晶體 15
圖3.1 一階溫度補償帶隙參考電壓電路之架構圖 19
圖3.2 運算放大器之架構圖 22
圖3.3 運算放大器輸入之偏移電壓示意圖 23
圖3.4 啟動電路之示意圖 25
圖3.5 非線性分段補償原理示意圖 27
圖3.6 分段補償電路之架構圖 27
圖3.7 二階溫度補償帶隙參考電壓電路之架構圖 29
圖4.1 帶隙參考電壓電路之輸出曲線圖 32
圖4.2 帶隙參考電壓電路之PSRR 34
圖4.3 不同電容值(CL)下帶隙參考電壓電路之PSRR 35
圖4.4 帶隙參考電壓電路之工作電壓曲線圖( T = 25 ℃) 36
圖4.5 不同溫度下帶隙參考電壓電路之工作電壓曲線圖 37
圖4.6 不同 CORNER下帶隙參考電壓電路之輸出曲線圖 38
圖4.7 不同MODEL CORNER下之PSRR 39
圖4.8 不同MODEL CORNER下之工作電壓曲線圖 40
圖4.9 佈局前(紅)與佈局後(藍)之輸出曲線比較圖 41
圖4.10 佈局前(藍)與佈局後(紅)之PSRR比較圖 42
圖4.11 不同電容值(CL)下帶隙參考電壓電路之PSRR 43
圖4.12 佈局前(藍)與佈局後(紅)之工作電壓曲線比較圖( T = 25 ℃) 44
圖4.13 不同溫度下帶隙參考電壓電路之工作電壓曲線圖 44
圖4.14在工作電壓範圍下的功率損耗變化曲線圖 45
圖4.15 帶隙參考電壓電路之完整佈局圖 49
















表目錄
表4.1 實驗結果與參考文獻之比較表 45
表4.2 圖3.2中MOS電晶體之長寬比 47
表4.3 圖3.7中MOS電晶體之長寬比 47
表4.4 圖3.7中電阻之電阻值 48

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