本論文提出以NOR閘為基底架構之多相位數位控制振盪器，並結合小數控制位元的技術進以提升數位控制振盪器的解析度。由於採用小數控制訊號的缺陷為數位控制振盪器輸出頻率之頻譜，主頻周圍會產生週期性spur，故結合LFSR的技術搭配位址記憶體來進行週期性spur打散的動作，藉以提升訊號主頻的SFDR。於輸出頻率160MHz 之頻率之SFDR可由41.5改善至48.4dB，共提高了6.9dB。本晶片採台積電0.18μm製程實現，佈局電路核心面積為297 * 201μ㎡，採28Pin之ESD保護電路，晶片整體面積為1020 * 1020μ㎡。
本論文於鎖相迴路的實現採動態頻率數控制機制的結構，該架構有別於傳統固定式的觸發時脈，以動態式的控制訊號供給各項子架構時變性的訊號，使其視電路不同的狀態能以不同的形式做頻率的調變。所使用之振盪器為前述所提之具小數控制數位控制振盪器加以實現，使其輸出頻率之解析度幅提升，於輸出頻率360MHz誤差為4MHz以內，。本晶片採台積電0.18μm製成實現，佈局電路核心面積為363μm * 308μ㎡，採28Pin之ESD保護電路，晶片整體面積為1020 * 1020μ㎡。
本論文最後結合小數控制之LFSR小數控制訊號來與鎖相迴路結合，使鎖相迴路能夠實現頻率解析度高以及縮小面積的目標。藉由本文所提之動態計數架構及具小數控制LFSR結構不需位址記憶體，實現高頻率解析度高SFDR之鎖相迴路。於輸出頻率360MHz誤差為0.3MHz以內，同時SFDR達37.8dB。本晶片採台積電0.18μm製成實現，佈局電路核心面積為489*414 μ㎡，採32Pin之ESD保護電路，晶片整體面積為1020 * 1020μ㎡。

This thesis presents a NOR gate based multiphase digitally controlled oscillator. We proposed a fractional dithering technique to reduce the spur. The conventional fractional control with accumulator creates spurs around the center frequency. The fractional dithering technique consists of a linear feedback shift register and a small memory. The spurious-free dynamic range (SFDR) is to 48.4 dB from 41.5 dB at 160 MHz. The chip was fabricated in TSMC 0.18 μm process and the chip area is 297 μm x 201 μm. The test chip has 28 pins and the total area is 1020 μm x 1020 μ m.This thesis also implements the control mechanism with dynamic frequency counting loop for phase locked loop. In contrast to fixed clock cycles in conventional design, the dynamic frequency counting loop dependents on the states with variable clock cycles. We also applied the fractional dithering technique to enhance the resolution of multiphase digitally controlled oscillator. The frequency error is limited in 4 MHz at 360 MHz output. The core area is 363 μm x 308 μm and the total area is 1020 μm x 1020 μm with 28 I/O pins.
Finally, this thesis proposes a fractional dithering technique to enhance the resolution of DCO without storage memory to combine in phase locked loop. The frequency error is limited in 0.3MHz at 360 MHz output. The SFDR has been improved to 37.8 dB. The chip is fabricated in TSMC 0.18 μm. The core area is 489 μm x 414 μm and the total area is 1020 μm x 1020 μm with 32 I/O pins.

摘要 I
Abstract II
誌謝 IV
目錄 V
圖目錄 VIII
表目錄 XVI
第一章 緒論 1
1.1文獻探討 1
1.2研究動機與目的 2
1.3論文架構 3
第二章 具DSM及LFSR之數位控制振盪器設計 5
2.1數位控制振盪器簡介 5
2.2具DSM及LFSR控制之數位控制振盪器 7
2.2.1具DSM&LFSR控制之數位控制振盪器架構 7
2.2.2差異積分調制器∆Σ(Delta-Sigma) 8
2.2.3線性反饋移位暫存器(Linear Feedback Shift Register) 11
2.2.4虛擬隨機存儲裝置 12
2.2.5無雜散動態範圍(SFDR) 14
2.2.6數位控制振盪器模擬與量測 14
2.3 DSM結合LFSR之輸出頻率量測 16
2.4振盪器結合DSM 及LFSR之輸出量測 23
2.5週期性spur之輸出頻率分析與量測 27
2.6以LFSR打散DSM週期性spur之SFDR量測 33
第三章 具動態頻率計數機制之全數位鎖相迴路 45
3.1具動態頻率計數之全數位鎖相迴路 45
3.2動態頻率計數控制機制 46
3.3動態頻率計數控制單元架構 50
3.4連續逼近位移暫存器(SAR) 57
3.5全數位鎖相迴路模擬 63
第四章 動態頻率計數結合LFSR之全數位鎖相迴路 67
4.1動態頻率計數結合LFSR之ADPLL簡介 67
4.1.1具DFC結合LFSR之ADPLL架構 67
4.1.2上下飽和計數器 72
4.2具動態頻率計數結合LFSR之ADPLL模擬 75
4.3具動態頻率計數結合LFSR之ADPLL晶片量測 88
第五章 具小數控制改良型LFSR之全數位鎖相迴路 96
5.1具小數控制改良型LFSR之ADPLL簡介 96
5.2小數控制改良型LFSR架構 97
5.3小數控制改良型LFSR模擬 98
5.4具小數控制改良型LFSR之PLL模擬 101
5.5具小數控制改良型LFSR之全數位鎖相迴路晶片量測 108
第六章 具小數控制改良型LFSR之全數位鎖相迴路 116
6.1結論 116
6.2未來研究方向 118
參考文獻 119

[1]D.P Noel and T.A. Kwasniewski, “Frequency Synthesis A Comparison of Techniques,” in Proc. 1994 Canadian Conf. of Electrical and Computer Engineering, Canada, vol. 2, pp. 535-538, September 1994.
[2]H. Eisenson, ”Frequency Synthesis Using DDS/NCO Technology, A tutorial,” in 1991 Electro Int. Conf. Record, Electron Conventions Manage., Ventura, CA, pp. 400-418, April 1991.
[3]H. Mair and L. Xiu, “An Architecture of Hing-Performance Frequency and Phase Synthesis,” IEEE J. Solid-State Circuits, vol.35, no.6, pp. 835-846, June 2000.
[4]劉深淵，楊清淵著 “鎖相迴路” 滄海書局，95年11月初版。
[5]High-Definition Multimedia Interface Specification, Version 1.3a, Nov. 2006.
[6]L.Xiu, “A Novel DCXO Module for Clock Synchronization in MPEG2 Transport System,” IEEE Transactions on Circuit and Systems I, vol.55, no.8, pp. 2226-2237, September 2008.
[7]劉俊甫，陳寶龍“多相位數位鎖相迴路電路設計”國立高雄第一科技大學，電腦與通訊工程學系，電腦與通訊研究所碩士班，碩士論文，中華民國九十八年六月。
[8]Chien-Ying Yu, “A Low-Power DCO Using Interlaced Hysteresis Delay Cells,” IEEE Transactions on Circuit and Systems—II: Vol. 59, NO. 10, October 2012.
[9]Pao-Lung Chen, Ching-Che Chung, and Chen-Yi Lee, “A Portable Digitally Controlled Oscillator Using Novel Varactors,” IEEE Transactions on Circuit and Systems—II: Vol. 52, NO. 5, May 2005.

[10]W. Chen, Ping Gui, Liming Xiu, “A Low-Jitter Digital-to-Frequency Converter based Frequency Multiplier with Large N,” in Proc. 2009 IEEE International Midwest Symposium on Circuits and Systems, USA, pp. 1155-1158, August 2009.
[11]Hungwen Lu, Chauchin Su, Chien-Nan Jimmy Liu, “A Tree-Topology Multiplexer for Multiphase Clock System,” IEEE Trans. on Circuit and System I, vol. 56, no. 1, January 2009.
[12]呂彥儒, “寬頻頻率合成器及運用預失真技術抑制量化雜訊之發射晶片設計,” 碩士論文, 高雄第一科技大學, 2012.
[13]杨巍青,“ 基于Delta-Sigma 调制的分数频率合成器的研究,”碩士論文, 北京邮电大学电信工程学院, 2008.
[14]Liming Xiu, Senior Member, IEEE, Ming Lin, and Hong Jiang, “A Storage-Based Carry Randomization Technique for Spurs Reduction in Flying-Adder Frequency Synthesizer,” IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS—II: EXPRESS BRIEFS, Vol. 58, NO. 6, June 2011
[15]陳廷曜，陳寶龍“LFSR具隨機存儲裝置之研究” 國立高雄第一科技大學，電腦與通訊工程學系，電腦與通訊研究所碩士班，碩士論文，中華民國一百零二年七月。
[16]鄭奇欣，陳寶龍“虛擬隨機存儲架構結合飛加器頻率合成器之實現與分析” 國立高雄第一科技大學，電腦與通訊工程學系，電腦與通訊研究所碩士班，碩士論文，中華民國一百零二年七月。
[17]王子祥，邱俊翰，蔡均鍵，陳寶龍 “多相位自我校準之重複利用連續逼近暫存器延遲鎖定迴路”，國立高雄大學與國立高雄第一科技大學2010年工程科技研究成果聯合發表會，演講會議2-4，頁1-7，2010。
[18]蔡均鍵，邱俊翰，王子祥，陳寶龍 “改良型連續逼近暫存器控制之多相位數位鎖相迴路電路設計”2010電子通訊與應用研討會，澎湖科技大學，頁12-15，2010。
[19]劉俊甫，陳寶龍“多相位數位鎖相迴路電路設計”國立高雄第一科技大學，電腦與通訊工程學系，電腦與通訊研究所碩士班，碩士論文，中華民國九十八年六月。
[20]邱俊翰，陳寶龍“多相位具有監控計數之全數位鎖相迴路”國立高雄第一科技大學，電腦與通訊工程學系，電腦與通訊研究所碩士班，碩士論文，中華民國一百年六月。
[21]林三祥，陳寶龍“全數位鎖相迴路運用LFSR及飛加器之研究” 國立高雄第一科技大學，電腦與通訊工程學系，電腦與通訊研究所碩士班，碩士論文，中華民國一百零二年七月。
[22]Rong-Jyi Yang, “IC Design Lab,” Chang Gung University, Department of Electrical Engineering.
[23]Jinn-Shyan Wang, Yi-Ming Wang, Chun-Yuan Cheng, and Yu-Chai Liu, “An Improved SAR Controller for DLL Applications,” IEEE International Symposium on Circuits and Systems, pp. 3898-3901, 2006.
[24]Chia-Tsun Wu, Wen-Chung Shen, Wei Wang, and An-Yeu Wu, “A Two-Cycle Lock-In Time ADPLL Design Based On A Frequency Estimation Algorithm,” IEEE Transactions on Circuit and Systems —II: express briefs, Vol. 57, NO. 6, June 2010.
[25]Pao-Lung Chen, Ching-Che Chung , Jyh-Neng Yang, Chen-Yi Lee, “A Clock Generator With Cascaded Dynamic Frequency Counting Loops for Wide Multiplication Range Applications,” IEEE Journal of State Circuits, Vol. 41.NO. 6, June 2006.