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研究生:李大成
研究生(外文):Da-Cheng Li
論文名稱:虛擬隨機存儲應用之研究
論文名稱(外文):The Research of Pseudo Random Storage''s Application
指導教授:陳寶龍陳寶龍引用關係
指導教授(外文):Pao-Lung Chen
學位類別:碩士
校院名稱:國立高雄第一科技大學
系所名稱:電腦與通訊工程研究所
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2014
畢業學年度:102
語文別:中文
論文頁數:104
中文關鍵詞:線性回饋移位暫存器飛加器頻率合成器
外文關鍵詞:flying adder frequency synthesizerlfsr
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摘要

本論文探討線性回授移位暫存器只能產生2N-1個狀態值的缺點,將其缺點改善並且應用到Liming Xiu提出的虛擬隨機存儲裝置來改善因小數位累加溢位值具有週期性而導致的分數突刺,並且與兩組電路架構做結合。

論文第二章將該裝置應用於數位控制振盪器的調控藉由輸入非週期性的溢位值到控制字元來提高數位控制振盪器的頻率輸出解析度,設定一組控制字元並且只對最低位元做改變其頻率輸出分別為425MHz以及430MHz,經調控後輸出頻率為427.5MHz明顯提高了輸出頻率的解析度,在並使用台積電0.18μm製程實現,佈局電路的核心面積為341.34×200.495μm2,採用28Pin之ESD保護電路,整體晶片面積為1024×1024μm2。

論文第三章該裝置也與傳統型飛加器頻率合成器做結合,使用FPGA加以實現飛機器頻率合成器具虛擬隨機存儲裝置以及分析在不同控制字元下抑制分數突刺的效果,在控制字元為15.875輸出頻率為58.861MHz時,其SFDR為54.165dB比傳統型飛加器頻率合成器的SFDR還高出25.003dB,使用台積電0.18μm製程實現,佈局電路的核心面積為357.605×250.235μm2,採用28Pin之ESD保護電路,整體晶片面積為1024×1024μm2。

論文最後由於當線性回授移位暫存器所需的位元數愈高,虛擬隨機存儲裝置所需的位址記憶體組就愈多,導致電路會過於龐大,所以本論文提出一種無記憶體隨機亂數裝置的電路架構來代替虛擬隨機存儲裝置,將其架構與傳統型飛加器頻率合成器做結合並且使用FPGA實現在不同控制字元下抑制分數突刺的驗證與分析,在控制字元為7.5輸出頻率為125.95MHz,其SFDR為32.729dB比傳統型飛加器頻率合成器的SFDR還高出14.537dB,使用台積電0.18μm製程實現,佈局電路的核心面積為344.69×250.235μm2,採用28Pin之ESD保護電路,整體晶片面積為1024×1024μm2。
The Research of Pseudo Random Storage’s Application

Student:Da-Cheng Li 
Advisors:Dr. Pao-Lung Chen

Department of Computer and Communication Engineering National Kaohsiung First University of Science and Technology Kaohsiung, Taiwan, R.O.C.

Abstract
This thesis investigates the drawback of linear feedback shift register (LFSR) which generates only 2N-1 states. We improved the problem of LFSR and applied in Liming Xiu’s storage randomization to solve the fractional spur in flying-adder frequency synthesizer. We combined the improved LFSR and flying-adder circuits.

Chapter two applied the proposed LFSR mechanism to improve the resolution digitally controlled oscillator (DCO). We set the frequency control word and the change lowest significant bit (LSB) of DCO. The output frequency is 425 MHz and 430 MHz with different inputs. The output frequency is 427.5 MHz when the improved LFSR is applied. The chip was fabricated in TSMC 0.18 μm process and the chip area is 341 μm x 200.495 μm. The test chip has 28 pins and the total area is 1024 μm x 1024 μ m.

Chapter three applied the improved LFSR with conventional flying-adder frequency synthesizer. In addition, we use the FPGA to implement the improved LFSR to measure the spur in flying-adder frequency synthesizer. In frequency control word is 15.875, the output frequency is 58.861 MHz. The spurious-free dynamic range (SFDR) is 54.165 dB which has 25.003 dB better than conventional flying-adder frequency synthesizer. The chip was fabricated in TSMC 0.18 μm process and the chip area is 357.6 μm x 250 μm. The test chip has 28 pins and the total area is 1024 μm x 1024 μ m.

Finally, we solve the problem that the storage randomization. It requires large memory. We propose a memory less structure for randomization of fractional spur in flying-adder frequency synthesizer. We use the FPGA to measure the spur and verify the function. In frequency control word is 7.5, the output frequency is 125.95 MHz. The spurious-free dynamic range (SFDR) is 32.79 dB which has 14.53 dB better than conventional flying-adder frequency synthesizer. The chip was fabricated in TSMC 0.18 μm process and the chip area is 344.69 μm x 250.235 μm. The test chip has 28 pins and the total area is 1024 μm x 1024 μ m.
目錄
摘要 I
Abstract II
誌謝 IV
目錄 V
圖目錄 IX
表目錄 XV
第一章 緒論 1
1.1 文獻探討 1
1.2 研究動機與目的 3
1.3 論文架構 4
第二章 數位控制振盪器具LFSR 16-state調控 5
2.1 數位控制振盪器簡介 5
2.2 線性反饋移位暫存器 7
2.2.1 Linear Feedback Shift Register 16state簡介 8
2.3 數位控制振盪器具LFSR 16-state調控簡介 9
2.4 晶片設計及模擬 10
2.4.1 晶片設計及模擬 10
2.4.2 系統架構與電路設計 10
2.4.3 數位控制振盪器 11
2.4.4 Linear Feedback Shift Register 16state 12
2.4.5 數位控制振盪器具LFSR 16-state調控 14
2.4.6數位控制振盪器調控電路佈局 16
2.5 晶片量測 22
第三章 飛加器頻率合成器-虛擬隨機存儲架構晶片設計 25
3.1 飛加器頻率合成器之簡介 25
3.2 單路徑飛加器頻率合成器架構介紹 27
3.2.1 單路徑飛加器頻率合成器 28
3.3 飛加器頻率合成器公式推導及比較 29
3.3.1 飛加器頻率合成器合成頻率公式推導 29
3.4 LFSR虛擬隨機存儲裝置介紹 30
3.4.1 LFSR(Linear Feedback Shift Register)介紹 30
3.4.2 LFSR (Linear feedback shift register)電路誤動作修正 32
3.4.3 虛擬隨機存儲裝置 33
3.5 電路合成與模擬 34
3.5.1 LFSR 16-state雙規則轉換虛擬亂數產生器 34
3.5.2 LFSR 16-state雙規則虛擬隨機存儲裝置 36
3.6 FPGA實現與量測 37
3.6.1 FPGA模擬LFSR 16-state雙規則虛擬隨機存儲裝置 38
3.6.2 FPGA模擬飛加器頻率合成器具LFSR 16-state虛擬隨機存儲裝置 39
3.7 FPGA量測飛加器頻率合成器頻譜SFDR分析比較 41
3.7.1 飛加器頻率合成器具LFSR 16-state虛擬隨機存儲裝置頻譜SFDR 39
3.7.2 FPGA 量測之SFDR比較分析 43
3.8 晶片設計及模擬 44
3.8.1 飛加器頻率合成器具虛擬隨機存儲裝置架構簡介 44
3.8.2 系統架構與電路設計 44
3.8.3 LFSR雙規則轉換裝置 46
3.8.4 移位功能之位址記憶體 49
3.8.5 虛擬隨機存儲裝置 51
3.8.6 飛加器頻率合成器具虛擬隨機存儲裝置 52
3.8.7 晶片模擬之SFDR比較分析 55
3.8.8飛加器頻率合成具LFSR 16-state雙規則虛擬隨機存儲裝置電路佈局 56
3.9晶片量測 60
3.9.1晶片量測 之SFDR比較分析 64

第四章 無記憶體虛擬隨機亂數裝置 65
4.1 無記憶體虛擬隨機亂數裝置簡介 65
4.2 無記憶體虛擬隨機亂數裝置架構介紹 66
4.2.1 八位元LFSR架構介紹 67
4.2.2 數位比較器架構介紹 69
4.2.3 判斷性加法器架構介紹 71
4.3 電路合成與模擬 73
4.3.1 無記憶體虛擬隨機亂數裝置 73
4.4 FPGA實現與量測 75
4.4.1 FPGA模擬無記憶體虛擬隨機亂數裝置 75
4.4.2 FPGA模擬飛加器頻率合成器具無記憶體虛擬隨機亂數裝置 76
4.5 量測飛加器頻率合成器頻譜SFDR分析比較 78
4.5.1 飛加器頻率合成器具無記憶體虛擬隨機亂數裝置SFDR 79
4.5.2 FPGA量測SFDR比較分析 80
4.6 晶片設計及模擬 81
4.6.1 飛加器頻率合成器具無記憶體虛擬隨機存儲裝置架構簡介 81
4.6.2 系統架構與電路設計 81
4.6.3 八位元LFSR 82
4.6.4 數位比較器 83
4.6.5 制能計數器 84
4.6.6 無記憶體虛擬隨機存儲裝置 85
4.6.7 飛加器頻率合成器具無記憶體虛擬隨機裝置 87
4.6.8 晶片模擬SFDR比較分析 90
4.6.9無記憶體虛擬隨機亂數裝置電路佈局 91
4.7 晶片量測 95
4.7.1晶片量測 之SFDR比較分析 99
第五章 結論與未來研究方向 100
5.1 結論 100
5.2 未來研究方向 101
參考文獻 102

圖目錄

圖1.1 直接類比式頻率合成器架構 1
圖1.2 直接數位式頻率合成器架構 2
圖1.3 間接頻率合成器架構 3
圖2.1 DCO單一電路組合架構圖 5
圖2.2 DCO 16相位架構圖 6
圖2.3 4位元Fibonacci線性反饋暫存器 7
圖2.4 4位元Galois線性反饋暫存器 7
圖2.5 4位元LFSR 16-State電路架構圖 8
圖2.6 數位控制振盪器具LFSR 16-state調控電路架構圖 9
圖2.7 數位控制震盪器16相位模擬輸出圖 11
圖2.8 LFSR 16-state模擬輸出圖 12
圖2.9 DCO輸出頻率頻譜圖,(控制字元6’b111110) 14
圖2.10 DCO輸出頻率頻譜圖,(控制字元6’b111111) 15
圖2.11 DCO輸出頻率頻譜圖,(控制字元5’b01110) 15
圖2.12 DCO 16Phase輸出電路佈局圖 16
圖2.13 LFSR 16-state雙規則轉換電路佈局圖 17
圖2.14 LFSR 16-state雙規則轉換虛擬隨機存儲裝置電路佈局圖 18
圖2.15數位控制振盪器具LFSR 16-state調控電路佈局圖 19
圖2.16 數位控制振盪器具LFSR 16-state調控晶片佈局圖 20
圖2.17 T18-102B-E0049在電子顯微鏡下拍攝的晶片圖 22
圖2.18 累加器控制字元4’b0100( 0.25 )輸出波形 23
圖2.19 累加器控制字元4’b0100( 0.25 ),虛擬隨機存儲裝置輸出波形 23
圖2.20 數位控制振盪器控制字元5’b11111,數位控制振盪器輸出波形 24
圖3.1 數位對頻率轉換(Digital to Frequency Converter) 25
圖3.2 一般頻率與時間平均頻率的差別 25
圖3.3 以PLL為基礎的飛加器頻率合成器 26
圖3.4 單路徑飛加器頻率合成器電路 27
圖3.5 16個多相位訊號15.625MHz(64ns),各相位差4ns 28
圖3.6 LFSR_4bit架構圖 31
圖3.7 LFSR_ 4bit誤動作改善架構圖 32
圖3.8 虛擬隨機存儲裝置流程圖 33
圖3.9 LFSR 16-state雙規則虛擬亂數產生器4位元規則一狀態輸出 34
圖3.10 LFSR 16-state雙規則虛擬亂數產生器4位元規則二狀態輸出 35
圖3.11 LFSR 16-state雙規則虛擬隨機存儲裝置資料輸入過程圖 36
圖3.12 LFSR_16state雙規則轉換之虛擬隨機存儲裝置資料輸出過程圖 37
圖3.13 飛加器頻率合成器具虛擬隨機存儲裝置 37
圖3.14 週期性小數溢位值圖,控制字元(0.5) 38
圖3.15 非週期性小數溢位資料輸出圖,(控制字元0.5) 38
圖3.16 飛加器頻率合成器具LFSR 16-state雙規則虛擬隨機存儲裝置頻率時域輸出圖(控制字元3.03125) 39
圖3.17 飛加器頻率合成器具LFSR 16-state虛擬隨機存儲裝置頻率頻譜輸出圖(控制字元3.03125) 40
圖3.18 Test Equipment Plus公司所生產的USB-SA44B頻譜分析儀 41
圖3.19 飛加器頻率合成器具LFSR 16-state虛擬隨機存儲裝置頻率頻譜輸出圖,(控制字元4.125) 42
圖3.20 SFDR比較分析圖 43
圖3.21 虛擬隨機存儲裝置架構圖 45
圖3.22 小數溢位經虛擬隨機存儲裝置打散架構圖 45
圖3.23 LFSR 16-state雙規則轉換裝置電路架構圖 46
圖3.24 LFSR 16-state雙規則轉換裝置模擬圖(pre-sim) 47
圖3.25 具移位功能之位址記憶體電路架構圖 49
圖3.26 移位功能之位址記憶體模擬圖( pre-sim ) 50
圖3.27 虛擬隨機存儲裝置電路架構圖 51
圖3.28 為虛擬隨機存儲裝置的模擬圖( pre-sim ) 51
圖3.29 加法器結合虛擬隨機存儲裝置架構 52
圖3.30單路徑飛加器頻率合成器具LFSR 16-state虛擬隨機隨機存儲裝置模擬圖(pre-sim),(控制字元,7.875) 54
圖3.31 LFSR 16-state雙規則虛擬隨機存儲裝置SFDR比較圖 55
圖3.32 LFSR 16-state雙規則虛擬隨機存儲裝置電路佈局圖 56
圖3.33 單路徑飛加器頻率合成器具LFSR 16-state雙規則虛擬隨機存儲裝置電路佈局圖 57
圖3.34 單路徑飛加器頻率合成器具LFSR 16-state雙規則虛擬隨機存儲裝置晶片佈局圖 58
圖3.35 T18-103A-E0005電子顯微鏡拍攝晶片圖 60
圖3.36 小數累加器溢位輸出波形,(控制字元 0.25) 61
圖3.37 無記憶體虛擬隨機亂數裝置輸出波形,(控制字元 0.25) 61
圖3.38 飛加器頻率合成器具無記憶體虛擬隨機亂數裝置時率量測圖, (控制字元 15.5) 62
圖3.39 飛加器頻率合成器具無記憶體虛擬隨機亂數裝置頻率量測圖, (控制字元 15.5) 63
圖3.40 飛加器頻率合成器具LFSR 16-state雙規則虛擬隨機存儲裝置,晶片量測SFDR比較圖 64
圖4.1 虛擬隨機存儲裝置電路架構取代示意圖 65
圖4.2 無記憶體虛擬隨機存儲裝置架構圖 66
圖4.3 LFSR_8bit架構圖 67
圖4.4 LFSR 256-state架構圖 68
圖4.5 1位元數位比較器電路圖 69
圖4.6 4位元數位比較器電路架構圖 70
圖4.7 4位元數位比較器電路架構圖 70
圖4.8 8位元數位比較器電路架構圖 70
圖4.9 7位元具運算加1功能的加法器電路架構圖 71
圖4.10 7位元致能計數器電路架構圖 72
圖4.11 8位元LFSR循環起始狀態輸出圖 73
圖4.12 8位元LFSR循環中段狀態輸出圖 73
圖4.13 8位元LFSR循環結束狀態輸出圖 73
圖4.14 致能7位元計數器輸出圖 74
圖4.15 無記憶體虛擬隨機亂數輸出圖 74
圖4.16 週期性小數溢位值圖,(控制字元 0.5) 75
圖4.17 非週期性小數溢位資料輸出圖,(控制字元 0.5) 76
圖4.18 飛加器頻率合成器具無記憶體虛擬隨機亂數裝置輸出頻率時域圖,(控制字元 7.5) 76
圖4.19 飛加器頻率合成器具無記憶體虛擬隨機亂數裝置輸出頻率頻譜圖,(控制字元7.5) 77
圖4.20 飛加器頻率合成器具無記憶體虛擬隨機亂數裝置輸出頻率頻譜輸出圖,(控制字元4.125) 79
圖4.21 SFDR比較分析圖 80
圖4.22 LFSR 256-state狀態模擬輸出圖(pre-sim) 82
圖4.23 數位比較器八位元模擬輸出圖(pre-sim) 83
圖4.24 7位元致能計數器模擬輸出圖(pre-sim) 84
圖4.25 無記憶體虛擬隨機存儲裝置電路架構圖 85
圖4.26 無記憶體虛擬隨機存儲裝置模擬輸出圖( pre-sim ) 86
圖4.27 加法器結合無記憶體虛擬隨機亂數裝置 87
圖4.28單路徑飛加器頻率合成器具無記憶體虛擬隨機亂數裝置 模擬圖(pre-sim),(控制字元 15.0625) 89
圖4.29無記憶體虛擬隨機亂數裝置SFDR比較圖 90
圖4.30 無記憶體虛擬隨機亂數裝置電路佈局圖 91
圖4.31單路徑飛加器頻率合成器具無記憶體虛擬隨機亂數裝置電路佈局圖 92
圖4.32 單路徑飛加器頻率合成器具無記憶體虛擬隨機亂數裝置晶片佈局圖 93
圖4.33 T18-103A-E0011電子顯微鏡拍攝晶片圖 95
圖4.34 小數累加器溢位輸出波形,(控制字元 0.5) 96
圖4.35 無記憶體虛擬隨機亂數裝置輸出波形,(控制字元 0.5) 96
圖4.36 飛加器頻率合成器具無記憶體虛擬隨機亂數裝置時率量測圖,(控制字元 15.5) 97
圖4.37 飛加器頻率合成器具無記憶體虛擬隨機亂數裝置頻率量測圖,(控制字元 15.5) 98
圖4.38 飛加器頻率合成器具無記憶體虛擬隨機亂數裝置晶片量測SFDR比較圖 99

表目錄
表2.1 LFSR 16-state狀態輸出值 13
表2.2 T18-102B-E0049的腳位說明 21
表3.1 各種位元數LFSR線性多項式 31
表3.2 LFSR 16-state雙規則虛擬亂數產生器規則一與規則二產生的位址值 35
表3.3 LFSR 16-state線性多項式輸出序列值 48
表3.4 模擬參數條件 53
表3.5 T18-103-A-E0005腳位說明 59
表4.1 1位元數位比較器真值表 69
表4.2飛加器頻率合成器量測實驗設備清單 78
表4.3 模擬參數條件 88
表4.4 T18-103-A-E0011腳位說明 94
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