(3.238.186.43) 您好!臺灣時間:2021/02/28 21:37
字體大小: 字級放大   字級縮小   預設字形  
回查詢結果

詳目顯示:::

我願授權國圖
: 
twitterline
研究生:蔡坤龍
研究生(外文):Kun-Lung Tsai
論文名稱:1.5GHz頻率合成器使用相位重新排列抑制突波
論文名稱(外文):Spurs Suppression Using Multi-Phase Rearrangement for 1.5GHz Frequency Synthesizer
指導教授:林明郎
指導教授(外文):Ming‐Lang Lin
口試委員:林明郎
口試委員(外文):Ming‐Lang Lin
口試日期:2014-07-04
學位類別:碩士
校院名稱:大同大學
系所名稱:電機工程學系(所)
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2014
畢業學年度:102
語文別:中文
論文頁數:69
中文關鍵詞:參考突波擬隨機二進位序列電荷幫浦
外文關鍵詞:PRBSCharge-pumpreference spurs
相關次數:
  • 被引用被引用:1
  • 點閱點閱:162
  • 評分評分:系統版面圖檔系統版面圖檔系統版面圖檔系統版面圖檔系統版面圖檔
  • 下載下載:25
  • 收藏至我的研究室書目清單書目收藏:0
在抑制參考突波技術上,常以改善電荷幫浦上的電流匹配程度亦或者使用亂數方式打亂原本參考訊號的週期性藉此降低參考突波,本文也以此技術做為基礎來提出一個不同的架構來降低參考訊號突波,其中主要是提出一個具有可以從80ps至幾ns延遲時間的延遲電路,因此訊號做多相位時可以不必使用太多級的延遲電路藉此降低功率消耗和面積,以及使用擬隨機二進位序列電路產生亂數訊號藉此打亂參考訊號週期性並降低參考突波。本論文電路架構使用相位延遲產生四組UP和DOWN相位,在系統尚未鎖定收斂前使用第一組訊號,當系統鎖定收斂後再以亂數的方式將四組UP和DOWN的相位重新排列選取,導致原本會出現在參考頻率上的參考突波移至更高的頻率上。本論文使用TSMC 0.18 μm製程,參考訊號操作頻率在23.5MHz,輸出頻率在1.5GHz,參考突波從-34.45dB 降至-45.68dB。
To suppress reference spurs, it is usually to improve the mismatch of charge pump or disarrange the periodicity of both UP and DOWN signals by randomly rearranging is turn-up position in each cycle. This paper proposed a delay circuit which delay time can be from 80ps to several ns. Using the delay circuit is capable of reducing power dissipation and chip area because only few delay circuits are required. However, for suppressing reference spurs, the main method used in literatures is to disarrange periodicity of reference signal by pseudo-random binary sequence circuit. The proposed circuit generates four group of UP and DOWN signal’s phases. The first one of UP and DOWN signals is chosen before phase-locked. The reference spurs will be moved to higher frequency by phase randomly replaced method after the system is locked. TSMC 0.18 μm technology is used in the thesis, where the reference signal’s frequency is 23.5MHz, and the output frequency is 1.5GHz. The reference spurs can be reduced from -34.45dB to -45.68dB。
目錄
致謝Ⅰ
摘要Ⅱ
AbstractⅢ
目錄Ⅳ
圖目錄Ⅵ
表目錄 Ⅷ
第 1 章 緒論1
1.1 頻率合成器和無線通訊系統關係1
1.2 研究動機與論文架構4
第 2 章 頻率合成器系統介紹5
2.1 頻率合成器系統的方塊圖5
2.2 頻率合成器結構單元6
2.2.1 相位頻率偵測器(Phase Frequency detector :PFD) 6
2.2.2 電荷幫浦(Charge pump :CP) 10
2.2.3 迴路濾波器(Loop Filter :LPF) 11
2.2.4 電壓控制振盪器(Voltage controlled oscillator :VCO) 14
2.2.5 除頻器(Divider) 17
2.3 頻率合成器的線性分析19
2.4 參考突波來源與抑制技術21
第 3 章 隨機排列相位頻率合成器24
3.1 多相位頻率合成器電路24
3.2 延遲緩衝器(Delay Buffer) 26
3.2.1 MOSFET 電容效應26
3.2.2 延遲電路29
3.3 電荷幫浦(Charge pump) 32
3.3.1 Two-stage 運算放大器32
3.3.2 改良式電荷幫浦36
3.4 擬隨機二進序列(Pseudo-random Binary Sequence) 37
3.5 推拉式電壓控制振盪器39
第 4 章 模擬驗證42
4.1 電路設計模擬42
4.1.1 延遲緩衝電路42
4.1.2 相位隨機排列44
4.1.3 電荷幫浦45
4.1.4 頻率合成器PLL系統模擬47
4.1.5 頻譜分析50
4.2 電路佈局後的電路模擬52
4.2.1 頻率合成器暫態行為模擬與比較52
第 5 章 結論58
[1] F. Gardner, “charge-pump phase-lock loops,” IEEE Trans. Communications, VOL. 28, pp. 1849-1858, Nov. 1980.
[2] 張貽翔, “應用於1GHz時脈產生器之低抖動自我校正鎖相迴路,” 私立逢甲大學電子工程學系研究所碩士論文, 中華民國102年.
[3] S. Williams, T. Caviglia, “simulating pll reference spurs,” http://rfdesign.com/mag/605RFD33.pdf , Mar. 2006.
[4] C. -F. Liang, S. -H. Chen, and S. -I. Liu, “a digital calibration technique for charge pumps in phase-locked systems,” IEEE J. Solid-State Circuits, VOL. 43, no. 2, pp. 390-398, Feb. 2008.
[5] D. Cai et al., “a 2.1-GHz pll with -80dBc/-74dBc reference spur based on aperture-phase detector and phase-to-analog converter,” IEEE ASSCC Symp Dig., pp. 141-144, Nov. 2011.
[6] T. –C. Lee, W. –L. Lee, “a spur suppression technique for phase-locked frequency synthesizers,” IEEE ISSCC Dig. Tech., pp. 592-593, Feb. 2006.
[7] M. –B. Chen, M. –T. Tsai, and Y. Lee, “鎖相迴路參考頻率突波抑制,” SoC Tech. Journal.
[8] J. Choi, W. Kim, and K. Lim, “a spur suppression technique using an edge-interpolator for a charge-pump pll,” IEEE Transactions on Very Large Systems, VOL. 20, no. 5, pp. 969-973, May. 2012.
[9] C. Thambidurai, and N. Krishnapura, “on pulse position modulation and its application to plls for spur reduction,” IEEE Transactions on Circuits and Systems, VOL. 58, no. 7, pp. 1483-1496, July 2011.
[10] C. –F. Liang, H. –H. Chen, and S. –I. Liu, “spur-suppression techniques for frequency synthesizers,” IEEE Transactions on Circuits and Systems, VOL. 54, no. 8, pp. 653-657, Aug. 2007.
[11] 劉深淵,楊清淵,“鎖相迴路, ”滄海書局,中華民國 95年.
[12] 金屬氧化物半導體場效電晶體. (2014, February 28). Retrieved from 維基百科, 自由的百科全書: http://zh.wikipedia.org/w/index.php?
[13] M. –S. Hwang, J. Kim, and D. –K. Jeong, “reduction of pump current mismatch in charge-pump pll,” IEEE Elect. Letters, VOL. 45, no. 3, pp. 135-136, Jan. 2009.
[14] J. Jalil, M. B. I. Reaz, L. F. Rahman, “a 2.45GHz COMS voltage controllerd ring oscillator for active transponder,” The Fifth International Conference on Advances in Circuits, Electronics and Micro-electronics, CENICS 2012. [15] D. Banerjee, “pll performance, simulation, and design,” National Semiconductor, 1988.
[16] G. Bianchi, “phase-locked loop synthesizer simulation,” Mcgraw-Hill, March 9, 2005
QRCODE
 
 
 
 
 
                                                                                                                                                                                                                                                                                                                                                                                                               
第一頁 上一頁 下一頁 最後一頁 top
系統版面圖檔 系統版面圖檔