臺灣博碩士論文加值系統

本論文設計一個應用於低電壓差分信號(LVDS)序列器/解序列器(SerDes)之鎖相迴路(PLL) ，使用充電泵鎖相迴路，壓控震盪器選擇環形震盪器以節省電路面積。設計平台使用TSMC提供之 0.18 μm 1P6M CMOS 製程。在供應電壓為1.8V、輸入參考頻率為120MHz (輸出頻率為840MHz)的情況下，整體功率消耗為5.24mW，鎖定時間為12μs，輸出抖動為4.2ps。

In this paper, we design a PLL for low voltage differential signal(LVDS) serializer/deserializer. We can reduce the area of chip by using charge pump and ring oscillator. Design platform is 0.18μm 1P6M CMOS process. The output frequency is 840MHz at 120MHz input frequency. The power is 5.24mW at 1.8V power supply, setting time is 12μs and jitter is 4.2ps.

目錄

中文摘要 I
Abstract II
目錄 III
圖目錄 VI
表目錄 IX
第一章 緒論 1
1.1研究動機 1
1.2論文架構 2
第二章 鎖相迴路的介紹與架構 4
2.1鎖相迴路的介紹 4
2.2相位偵測器與相位頻率偵測器 5
2.2.1相位偵測器(PD) 5
2.2.2相位頻率偵測器(PFD) 6
2.3充電泵(Charge pump)與迴路濾波器(Loop filter) 7
2.4壓控震盪器(VCO) 9
2.4.1環形壓控震盪器 11
2.4.2電感電容式壓控震盪器 12
2.5除頻器(Frequency divider) 14
第三章 鎖相迴路的系統設計與分析 16
3.1分析鎖相迴路的線性系統 16
3.2分析系統的轉移函數 17
3.3設計策略 24
第四章 應用於低電壓差分信號序列器/解序列器之鎖相迴路 25
4.1相位頻率偵測器 25
4.2充電泵 27
4.3預充電路 30
4.4壓控震盪器 31
4.5頻率除頻器 34
第五章 模擬結果 36
5.1鎖相迴路子電路模擬結果 36
5.1.1相位頻率偵測器 36
5.1.2充電泵與迴路濾波器 37
5.1.3預充電路 39
5.1.4壓控震盪器 39
5.1.5頻率除頻器 41
5.2鎖相迴路模擬結果 41
5.3全電路晶片布局圖 43
5.4鎖相迴路模擬結果規格表 44
第六章 結論與展望 45
6.1結論 45
6.2展望 45
參考文獻 47


圖目錄

圖1.1 LVDS架構圖 2
圖2.1鎖相迴路 4
圖2.2 XOR邏輯閘 5
圖2.3輸出50% duty cycle 5
圖2.4輸入data沒有時脈訊號 5
圖2.5輸入data週期為dclock的一半 6
圖2.6相位頻率偵測器 7
圖2.7 PFD動作狀態圖 .7
圖2.8 PFD結合CP、電容和動作時序圖 8
圖2.9控制電壓和輸出頻率關係圖 10
圖2.10單端和雙端延遲元件組成的環形震盪器 12
圖2.11基本LC-tank架構 13
圖2.12電容和電感的等效電錄模型 14
圖2.13除四除頻器 14
圖2.14除四除頻器之時序圖 15
圖3.1鎖相迴路的線性系統模型 16
圖3.2三階轉移函數的鎖相迴路 20
圖3.3 二階迴路濾波器的開迴路頻率響應圖 21
圖4.1禁止區 26
圖4.2動態相位頻率偵測器 27
圖4.3電荷注入效應與時脈饋入效應 28
圖4.4電荷分享效應 29
圖4.5寬擺幅電流鏡充電泵 30
圖4.6預充電路 31
圖4.7壓控震盪器架構圖.........................................32
圖4.8差動對稱性負載延遲元件...................................32
圖4.9對稱負載的IV曲線 33
圖4.10偏壓電路 33
圖4.11 Differential-to-single-ended converter 34
圖4.12除七除頻器 35
圖5.1 Fref領先Ffb 36
圖5.2 Ffb領先Fref 37
圖5.3 Fref領先Ffb時的Vctrl 37
圖5.4 Ffb領先Fref時的Vctrl 38
圖5.5迴路濾波器波德圖 38
圖5.6預充電路模擬圖 39
圖5.7不同製程變異下的KVCO模擬圖 40
圖5.8壓控震盪器輸出波型 40
圖5.9頻率除頻器模擬波型 41
圖5.10鎖定時的控制電壓 42
圖5.11鎖定後的輸入時脈和除頻器輸出時脈 42
圖5.12 cycle to cycle jitter圖 43
圖5.13晶片布局示意圖 43
圖5.14晶片布局圖 44


表目錄

表3.1最大相位邊限和γ之關係 23
表5.1鎖相迴路規格表 44

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