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臺灣博碩士論文加值系統

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研究生:洪秀媛
研究生(外文):Hsiu-Yuan Hung
論文名稱:球柵陣列電子構裝中多層基板之電源層與接地層整合研究
論文名稱(外文):The Integration of Power and Ground Line Layout Design in Multi-Layer Substrate for Ball Grid Array Package
指導教授:施明昌施明昌引用關係
指導教授(外文):Ming-Chang Shih
學位類別:碩士
校院名稱:國立高雄大學
系所名稱:電機工程學系--先進電子構裝技術產業研發碩士專班
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2015
畢業學年度:103
語文別:中文
論文頁數:79
中文關鍵詞:基板設計多層基板電源佈局電流密度熱效應
外文關鍵詞:Substrate DesignMulti-SubstratePower RoutingCurrent densityThermal Effect
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BGA基板佈局設計因具有多樣性,目前並没有一套Layout 的準則。基板佈局的面積,因為不同的Layout手法會產生不同的基板的面積差異,本論文將藉由四層基板轉換到三層基板的佈局分析,探討最佳化的基板佈局條件。
本文係針對BGA四層基板佈局設計,在不影響其原有電性阻抗、I/O排列方式及重要電源(PWR)/接地(GND)訊號串接的情形下,進行三層基板的重新佈局設計,得到佈局設計重新規劃的條件。
分析結果得到,當接地訊號的舖銅面積若小於30%時,因為受限於最小線寬,則接地訊號無法在基板上做串連。當電源層的舖銅面積縮小時,電流密度及熱效應也會隨之而上升,故面積縮小比例有其一定的限制。
BGA substrate design routing was diversity, currently does not have a layout guidelines. The substrate routing area will differences due to different routing techniques, this paper will explore the optimization of substrate layout, through the substrate layer converted from 4 layers to 3 layers layout analysis.
In this paper, will directed to BGA 4 layers substrate, and re-layout to 3 layers substrate, without affecting it’s original electrical impedance, I / O arrangement and significant power (PWR) / ground (GND) signals connection.
After analysis, when ground signal’s area less than 30%, restricted to the minimum line width, the ground signal can’t be connect in the substrate, the current density and thermal effects will increase in the meantime, so the area of the reduction ratio has its limitations.
口試委員審定書i
致謝ii
摘要iii
Abstract iv
目 錄v
圖目錄vii
表目錄x
第一章 緒論1
1.1 研究背景1
1.2 研究動機3
第二章 基板設計與製程介紹4
2.1 基板設計基本介紹4
2.2 基板佈局設計流程9
2.3 基板設計中電源及接地佈局的完整性24
2.4 基板製程介紹25
第三章 多層板電源佈局之最佳化分析35
3.1 四層板到三層板之薄型化封裝改良35
3.2 基板電源佈局與歐姆熱效應的關係39
第四章 實驗結果與分析43
4.1 電源層及接地層最佳化佈局分析 43
4.2 電源層及接地層縮小比例的限制條件49
4.3 電源層基板佈局與歐姆熱效應的影響53
4.4 電源層佈局之收縮比例與電流密度的關係56
4.5 三層板佈局設計之容許範圍58
第五章 結論65
參考文獻67
[1] Flip Chip Package Solution,2005,ASEKH內部教材,P5。
[2] 黃敏洲,2009,Allegro APD/PCB 之客製化應用,開南大學資訊及電子商務學系碩士論文,頁15。
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[4] ASEKH Package Naming Rule,SPEC # 64-31-0000-0034,2014,ASEKH內部教材,P3。
[5] ASEKH Package Naming Rule,SPEC # 64-31-0000-0034,2014,ASEKH內部教材,P22。
[6] ASEKH Package Naming Rule,SPEC # 64-31-0000-0034,2014,ASEKH內部教材,P2。
[7] F ASEKH Package Naming Rule,SPEC # 64-31-0000-0034,2014,ASEKH內部教材,P9。
[8] 蔣政谷,2014,球柵陣列電子構裝中單層基板設計應用之研究,國立高雄大學電機工程學系碩士論文,頁5。
[9] 蔣政谷,2014,球柵陣列電子構裝中單層基板設計應用之研究,國立高雄大學電機工程學系碩士論文,頁7。
[10] How to do Etching Back Design,2004,ASEKH內部教材,P7-8。
[11] How to do Etching Back Design,2004,ASEKH內部教材,P6。
[12] 蔣政谷,2014,球柵陣列電子構裝中單層基板設計應用之研究,國立高雄大學電機工程學系碩士論文,頁29。
[13] 3L substrate design vs. Thermal improvement,2011,ASEKH內部教材,P4。
[14] 基本電學,2009,http://sun.cis.scu.edu.tw/~lab/knowledge/r.htm#topic4。
[15] 黃仲字、渠正(2007),2009,基本電學I。
[16] 物理教學小棧,http://home.phy.ntnu.edu.tw/~eureka/contents/elementary/chap%206/6-4.htm
[17] HW,2008,透明導電薄膜 (TCO)之原理及其應用發展。
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