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研究生:蘇育生
研究生(外文):Yu-sheng Su
論文名稱:具有錯誤修正的時間數位轉換器之研究
論文名稱(外文):The Study of Time-to-Digital Converters with Fault Correction
指導教授:林明郎
指導教授(外文):Ming-lang Lin
口試委員:林明郎
口試委員(外文):Ming-lang Lin
口試日期:2015-07-17
學位類別:碩士
校院名稱:大同大學
系所名稱:電機工程學系(所)
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2015
畢業學年度:103
語文別:中文
論文頁數:72
中文關鍵詞:容錯值時間數位轉換器連續漸進式
外文關鍵詞:redundancyTime-to-Digital ConverterSuccessive Approximation Register
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本論文提出具有錯誤修正的時間數位轉換器,此架構採用具有容錯值的連續漸進式演算法,以達到自動修正之效果。雖然電路可能因製程、電壓、溫度效應產生錯誤的數位碼,但只要目標值落在容錯值的範圍內,最後一級的相位差就會在最小解析度的範圍內。
此時間數位轉換器採用台積電0.18µm 1P6M CMOS製程實現,參考信號的頻率為25MHz、輸入信號的頻率為10MHz,在參考信號頻率與輸入信號頻率的相位差距為9ns時,其最終相位差為23ps、解析度達到39ps。在供應電壓為1.8 V之操作下消耗功率為3.07 mW,核心面積為0.118 mm2。
In this thesis, a time-to-digital converter (TDC) with fault correction is presented. The architecture of the proposed TDC adopts a successive approximation (SAR) algorithm with redundancy for automatic correction. Despite fault digital codes maybe appear in circuits due to process, voltage, and temperature variation, if the target value locates in the range of the redundancy, the phase difference of the last stage will be less than the value of the least significant bit.
The proposed TDC is implemented in TSMC 0.18µm 1P6M CMOS process. The frequency of reference signal and input signal are 25MHz and 10MHz, respectively. When the phase difference between both reference signal and input signal is 9ns, the phase difference of the last stage of the proposed TDC and its resolution are 23ps and 39ps, respectively. The power consumption of the proposed TDC is 3.07mW @ 1.8V and its core area is 0.118mm2.
致謝 I
摘要 II
Abstract III
目錄 IV
表目錄 IX
第1章 緒論 1
1.1 鎖相迴路的種類簡介 1
1.1.1 類比式鎖相迴路 1
1.1.2 全數位式鎖相迴路 2
1.2 研究動機 3
第2章 時間數位轉換器 4
2.1 時間數位轉換器簡介 4
2.1.1 游標延遲線 4
2.1.2 二階時間放大器 6
2.1.3 一階雜訊轉移震盪器 7
2.2 連續漸進式簡介 9
2.2.1 類比數位轉換器之連續漸進式二進制演算法 9
2.2.2 時間數位轉換器之連續漸進式二進制演算法 10
2.2.3 連續漸進式類比數位轉換器之非二進制演算法 12
2.2.4 連續漸進式時間數位轉換器之非二進制演算法 13
第3章 改良式SAR TDC二進制演算法 14
3.1 SAR ADC 14
3.2 理論分析 15
3.3 實際應用 21
第4章 SAR TDC 電路實現 25
4.1 1-bit TDC 25
4.2 延遲電路 26
4.3 Proposed 1-bit TDC 30
4.3.1 建立時間(setup time) 30
4.3.2 改良式1-bit TDC 31
第5章 模擬驗證 37
5.1 電路設計模擬 37
5.1.1 正確解析 38
5.1.2 第二級發生錯誤 41
5.1.3 第五級發生錯誤 44
5.2 電路佈局模擬 47
5.2.1 正確解析 48
5.2.2 第二級發生錯誤 50
5.2.3 第五級發生錯誤 52
5.2.4 比較電路設計模擬與佈局模擬 54
第6章 結論 59
參考文獻 60
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