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臺灣博碩士論文加值系統

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研究生:林盈彣
研究生(外文):Ying-Wun Lin
論文名稱:低功耗可編程除頻器之研究
論文名稱(外文):The study of pulse swallow divider with low power consumption
指導教授:林明郎
指導教授(外文):Ming-Lang Lin
口試委員:林明郎
口試委員(外文):Ming-Lang Lin
口試日期:2015-07-17
學位類別:碩士
校院名稱:大同大學
系所名稱:電機工程學系(所)
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2015
畢業學年度:103
語文別:中文
論文頁數:59
中文關鍵詞:功率消耗可編程除頻器除頻器
外文關鍵詞:power consumptionprogrammable dividerdivider
相關次數:
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在除頻器中,因其操作頻率來自高頻信號而導致極大的功率消耗。於常見的可編程除頻器中,基本架構都是由雙模預除器以及兩套計數器組成,而相關的文獻則有利用單套計數器的可編程除頻器架構或是雙模預除器架構上的改良,藉此減少晶片面積以及功率消耗。而本文亦以單套計數器之可編程除頻器為基礎,並在雙模預除器及比較器的電路實現上研究如何減少功率消耗。本文除了改變雙模預除器架構,並藉著MC信號的轉換來控制比較器輸出的致能以減少功率消耗。本文使用TSMC 0.18 µm製程,經由電路模擬得到的結果與參考文獻比較,功率消耗大約減少24%,最高操作頻率為3.5GHz。
In frequency divider circuit, more power consumption will be required due to higher clock frequency from voltage-control-oscillator (VCO). The basic architecture of the conventional programmable divider (PD) is composed of dual-modulus prescaler (DMP) and two counters. In related articles, in order to reduce chip area and power consumption, some research adopt only one counter in PD, the others modify the architecture of DMP. In this thesis, despite only one counter is adopted in pulse swallow counter, a switchable comparator is proposed for reducing power consumption. The proposed architecture not only modifies the circuit of DMP, but also controls the turn-on or turn-of of the comparator to reduce the power consumption in DMP and comparator. TSMC 0.18 µm process technology is adopted for circuit simulation. Simulation results show that power consumption compared with [5] can be saved approximately 24% and its maximum operating frequency is about 3.5GHz.
致謝I
摘要II
AbstractIII
目錄IV
圖目錄V
表目錄VII
第1章 緒論1
1.1 鎖相迴路1
1.2 研究動機與論文架構2
第2章 可編程除頻器介紹3
2.1 可編程除頻器3
2.2 雙模預除頻器(Dual-modulus Prescaler,DMP) 5
2.3 上數計數器10
2.4 比較器13
2.5 MC信號產生器15
2.6 低功耗除頻器相關研究16
第3章 低功耗可編程之除頻器17
3.1 可編程之除頻器17
3.2 雙模預除頻器(Dual-modudls Prescaler,DMP) 19
3.2.1 TSPC之改良20
3.2.2 邏輯閘之嵌入22
3.3 下數計數器25
3.4 互斥或閘之比較器31
3.5 MC信號產生器34
3.6 8位元可編程除頻器36
第4章 模擬與量測38
4.1 電路模擬38
4.1.1 雙模預除頻器38
4.1.2 計數器40
4.1.3 比較器與信號產生器42
4.1.4 可編程除頻器46
4.2 電路佈局之電路模擬51
第5章 結論58
參考文獻59
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[8] J.Pan et al., “A high-speed low-power pulse-swallow divider with robustness consideration,” in 9th Int. Conf. Solid-State and Integrated-Circuit Technology,20-23 Oct 2008,pp.2168-2171.
[9]劉深淵,楊清淵,“鎖相迴路, ”滄海書局,中華民國 95年.
[10] 林昀,唐宏驊, “微電子學第五冊,”亞馨圖書出版有限公司,中華民國102年.
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