(3.238.235.155) 您好!臺灣時間:2021/05/16 08:10
字體大小: 字級放大   字級縮小   預設字形  
回查詢結果

詳目顯示:::

: 
twitterline
研究生:劉昌政
研究生(外文):Liu Chang-Cheng
論文名稱:十億位元乙太網路用之12位元250MHz 數位發射器
論文名稱(外文):A 12-bit 250-MHz Digital Transmitter for Gigabit Ethernet
指導教授:宋國明宋國明引用關係
口試委員:郭建宏黃育賢于治平
口試日期:2016-07-12
學位類別:碩士
校院名稱:國立臺北科技大學
系所名稱:電機工程系所
學門:工程學門
學類:電資工程學類
論文種類:學術論文
畢業學年度:104
中文關鍵詞:雙絞線發射器數位發射器線驅動器數位類比轉換器
外文關鍵詞:EthernetDigital TransmitterLine DriverDigital-to-Analog Converter
相關次數:
  • 被引用被引用:0
  • 點閱點閱:121
  • 評分評分:
  • 下載下載:25
  • 收藏至我的研究室書目清單書目收藏:0
本論文旨在設計一顆適用於十億位元乙太網路系統(Gigabit Ethernet)之CMOS數位發射機晶片,採用TSMC 0.18 μm 1P6M CMOS製程技術來實現。該晶片主要包含有12位元250MHz之數位類比轉換器,以及電流模式全差動線驅動器兩個部份。
為了達到高速傳輸速率的需求,本論文提出電流切換式12位元數位類比轉換器,其工作頻率為250MHz,數位類比轉換器採用電流切換式區段式數位類比轉換器來實現,以3位元二進制碼加上9位元溫度計碼,合成12位元數位類比轉換器。再利用緩衝器的概念,於電流源的輸出端加上緩衝器,及配合門閂電路將各區段波形匹配,以降低突波現象。此外,為了將數位電路之佈局面積與複雜度做最佳化之設計考量,本論文將9位元之溫度計碼拆為3位元加6位元的溫度計碼解碼架構,以減少數位解碼電路的面積。在佈局方面,為了消除非線性和拋物線梯度誤差,因此採用四象限對稱的電流源佈置。
在線驅動器研究方面,為了產生較高的功率效益(Power Efficiency),分別利用兩條不同的電壓源路徑,以避免電壓源路徑疊加,藉以實現低電壓的電路設計,以及採用合成(Synthesis)的方式,來產生輸出阻抗匹配電阻,藉以降低電路的功率消耗、提升功率效益。此外,本論文也利用電流分配電路將回授的電流依比例分配至兩條不同的電壓源路徑,藉此來提升輸出的線性度。本線驅動器在1.8 V的供應電壓下,能驅動100 Ω輸出端負載,產生125 MHz與2 VPP的電壓訊號振幅。
This thesis presents a 12-bit 250-MHz CMOS digital transmitter, which is fabricated in TSMC 0.18μm 1P6M CMOS technology for gigabit Ethernet. The digital transmitter is composed of a 12-bit 250 MHz digital-to-analog converter (DAC), and a fully differential current-mode line driver.
The 12-bit DAC is implemented with segmented topology, which is composed with 3-bit binary code and 9-bit thermometer code. Buffers are used to isolate the output of digital circuit and to reduce the glitch of current. Furthermore, the 9-bit thermometer code is composed with a 3-bit and a 6-bit thermometer-codes not only to reduce the layout area but also to relax the circuit complexity. A four-quadrant symmetric current source arrangement is used to eliminate the nonlinearity and parabolic gradients error in chip layout.
For line driver, the utilization of impedance synthesis is considered to eliminate the matching resistor which works with extra power consumption. Furthermore, a current distribution circuit is used to increase linearity. The designed line driver performs with an output voltage of 2.0 V_PP at the differential load of 100 Ω, the supply voltage of 1.8V and the operating frequency of 125MHz .
摘 要 i
ABSTRACT iii
誌謝 iv
目錄 v
表目錄 viii
圖目錄 ix
第一章 緒論 1
1.1 研究背景 1
1.2 研究動機 3
1.3 論文架構 4
第二章 數位類比轉換器 5
2.1 簡介 5
2.2 電阻式與電容式數位類比轉換器介紹 8
2.3 電容式數位類比轉換器 8
2.4 電流切換式數位類比轉換器介紹 9
2.4.1 二進位制數位類比轉換器 9
2.4.2 等電流源數位類比轉換器 10
2.4.3 區段式數位類比轉換器 11
2.5 區段式數位碼最佳化之配置 12
2.6 切換式電流源單元 15
2.6.1 串接式電流源輸出阻抗 15
2.6.2 開關切換時電流源產生之突波 16
2.6.3臨限電壓栓鎖電路 19
2.7 三位元二進位制之數位類比轉換器架構與設計 20
2.8 九位元溫度計碼解碼與矩陣式電流源佈局 21
2.8.1 六位元矩陣式電流源佈局 21
2.8.2 六位元電流源矩陣之溫度計碼解碼器 23
2.8.3 三位元溫度計碼之等電流源電路 27
2.9數位類比轉換器模擬結果 28
第三章 線驅動器 33
3.1 線驅動器簡介 33
3.2 線驅動器之基本原理及架構 33
3.2.1 線驅動器之驅動方式 33
3.2.2 全差動電流回授模式之線驅動器 35
3.3 低電壓線驅動器 37
3.3.1 誤差放大器之架構 37
3.3.2 高增益級負載之實現 39
3.3.3 電流分配電路之實現 43
3.3.4 使用誤差放大器架構實現低電壓線驅動器 49
3.4 阻抗匹配之設計 50
3.4.1 阻抗匹配之原理 50
3.4.2 阻抗匹配之電路實現於線驅動器 52
3.5 利用合成技術來實現低電壓線驅動器 53
3.6 諧波失真抑制之設計 54
3.7 線驅動器之模擬結果 55
第四章 數位發射機 57
4.1 數位發射機之簡介 57
4.2 數位發射機之模擬結果 58
第五章 電路佈局及其量測考量 60
5.1 佈局考量 60
5.1.1 簡介 60
5.1.2 線驅動器佈局規劃圖 61
5.1.3 第一版線驅動器整體佈局 62
5.1.4 第一版線驅動器佈局後模擬 63
5.1.5 第二版線驅動器佈局後模擬 64
5.1.6 第二版線驅動器佈局後模擬 65
5.2 測量考量 66
5.3 量測結果 67
第六章 結論與未來研究方向 72
6.1 結論 72
6.2 未來研究方向 73
參考文獻 74
[1]周文敦,適用於VDSL之12位元200MHz倍取樣率數位發射器,碩士論文,國立台北科技大學電機工程系研究所,台北,2013。
[2]Andrew Paff, “Hybrid Fiber/Coax in the Public Telecommunications Infrastructure,” IEEE Communications Magazine, vol. 33, April 1995, pp. 40-45.
[3]George T. Hawley, “Systems Considerations for the Use of xDSL Technology for Data Access,” IEEE Communications Magazine, vol. 35, March 1997, pp. 56-60.
[4]Jochen Maes, Mamoun Guenach, Koen Hooghe, and Michael Timmers, “Pushing the Limits of Copper: Paving the Road to FTTH,” IEEE International Conference on Communications, June 2012, pp. 3149-3153.
[5]D. A. Johns and K. Martin, Analog Integrated Circuit Design, New York: Wiley, 1997.
[6]R. J. Baker, CMOS Mixed Signal Circuit Design, New York: John Wiley & Sons, 2002.
[7]A. Cremonesi, F. Maloberti, and G. Polito, “A 100-MHz CMOS DAC for Video-graphic Systems,” IEEE Journal of Solid-State Circuits, vol. 24, no. 3, June 1989, pp. 635-639.
[8]H. Takakura, M. Yokoyama, and A. Yamaguchi, “A 10bit 80MHz Glitchless CMOS D/A Converter,” IEEE Custom Integrated Circuit Conference, May 1991, pp. 26.5/1-26.5/4.
[9]C.-H. Lin and K. Bult, “A 10-b, 500-MSample/s CMOS DAC in 0.6 mm2,” IEEE Journal of Solid-State Circuits, vol. 33, December 1998, pp. 1948-1958.
[10]T. Miki, Y. Nakamura, M. Nakaya, S. Asai, Y. Akasaka, and Y. Horiba, “An 80- MHz 8-bit CMOS D/A Converter,” IEEE Journal of Solid-State Circuits, vol. 21, no. 6, November 1986, pp. 983-988.
[11]Seo Dongwon and G.H McAllister, “A Low-Spurious Low-Power 12-bit 160-MS/s DAC in 90-nm CMOS for Baseband Wireless Transmitter,” IEEE Journal of Solid-State Circuits, vol. 42, no. 3, March 2007, pp. 486-495.
[12]朱陳糧,應用於IEEE 802.11a之10位元100MSs數位類比轉換器實現,碩士論文,國立交通大學電機資訊學院電機與控制學程碩士班,新竹,2005。
[13]M. Pelgrom, “A 50 Mhz 10-bit CMOS Digital-to-Analog Converter with 75 ohm Buffer,” IEEE International Solid-State Circuits Conference Digest of Technical Papers, February 1990, pp. 200-201.
[14]S.-Y. Chin and C.-Y. Wu, “A 10-b 125-MHz CMOS Digital-to-Analog Converter (DAC) with Threshold-voltage Compensated Current Sources,” IEEE Journal of Solid-State Circuits, vol. 29, no. 11, November 1994, pp. 1374-1380.
[15]E. Sackinger and W. Guggenbuhl, “A High-swing, High-impedance MOS Cascode Circuit,” IEEE Journal of Solid-State Circuits, vol. 25, no. 1, February 1990, pp. 289-298.
[16]J. Bastos, A. M. Marques, S. J. Steyaert, and W. Sansen, “A 12-Bit Intrinsic Accuracy High-Speed CMOS DAC,” IEEE Journal of Solid-State Circuits, vol. 33, no. 12, December 1998, pp. 1959-1969.
[17]Jen-Hung Chi and Shih-Hsuan Chu, “A 1.8-V 12-bit 250-MS/s 25-mW Self-calibrated DAC,” 2010 Proceedings of the ESSCIRC, September 2010, pp. 222-225.
[18]李南曄,適用於十億位元乙太網路系統之10位元125MHz數位發射器,碩士論文,國立台北科技大學電機工程系研究所,台北,2009。
[19]卓儒宏,適用於VDSL之12位元數位發射器,碩士論文,國立台北科技大學電機工程系研究所,台北,2011。
[20]B. Nauta and M. B. Dijkstra, “Analog Line Driver with Adaptive Impedance Matching,” IEEE Journal of Solid-State Circuits, vol. 33, no. 12, December 1998, pp. 1992-1998.
[21]J. N. Babanezhad, “A 100-MHz, 50ohm , -45-dB Distortion, 3.3-V CMOS Line Driver for Ethernet and Fast Ethernet Networking Application,” IEEE Journal of Solid-State Circuits, vol. 34, no. 8, August 1999, pp. 1044-1049.
[22]H. Khorramabadi, “A CMOS Line Driver with 80-dB Linearity for ISDN Applications,” IEEE Journal of Solid-State Circuits, vol. 27, no. 4, April 1992, pp. 539-544.
[23]蔡乙仲,CMOS 125 MHz 雙絞線發射機,碩士論文,國立交通大學電子工程學系電子研究所,新竹,2002。
[24]藍永吉,具數位消除電路之2+1階切換電流式三角積分類比數位轉換器,碩士論文,國立台北科技大學電機工程系碩士班,台北,2015。
[25]F. You, S. H. K. Embadi, and E. Sanchez-Sinencio, “Low-Voltage Class AB Buffer with Quiescent Current Control,” IEEE Journal of Solid-State Circuits, vol. 33, no. 6, June 1998, pp. 915-920.
[26]R. Mahadevan and D. Johns, “A Differential 160-MHz Self-Terminating Adaptive CMOS Line Driver,” IEEE Journal of Solid-State Circuits, vol. 35, no. 3, December 2000, pp. 1889-1894.
[27]Zhong Shupeng, Tan N. “A 12-bit 150-MSample/s Current-Steering DAC” IEEE Asia Pacific Conference on Circuits and Systems. Nov. 2008, pp. 145 – 148
[28]M Gustavsson, J. Wikner and N. N. Tan, CMOS Data Converters For Communications, Klower Academic Publishers, Boston, 2000.
連結至畢業學校之論文網頁點我開啟連結
註: 此連結為研究生畢業學校所提供,不一定有電子全文可供下載,若連結有誤,請點選上方之〝勘誤回報〞功能,我們會盡快修正,謝謝!
QRCODE
 
 
 
 
 
                                                                                                                                                                                                                                                                                                                                                                                                               
第一頁 上一頁 下一頁 最後一頁 top