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研究生:周思凱
研究生(外文):Si-Kai Zhou
論文名稱:應用於一個十位元每秒兩千萬取樣頻率之二階逐漸趨近式類比數位轉換器之放大器改良
論文名稱(外文):An Improved Amplifier Applied to A 10-bit 20MS/s Two-Step SAR Analog toDigital Converter
指導教授:陳淳杰
指導教授(外文):Chun-Chieh Chen
學位類別:碩士
校院名稱:中原大學
系所名稱:電子工程研究所
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2017
畢業學年度:105
語文別:中文
論文頁數:65
中文關鍵詞:非反相放大器;軌對軌;電流比較器;逐漸趨近式暫存器;類比數位轉換器;單調式電容開關機制;二皆式
外文關鍵詞:Non-inverting amplifier;Rail-to-rail;Current comparator;Successive Approximation Register;Analog-to-Digital ConverterMonotonic Capacitor Switching Procedure;Two-Step
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本論文目的為改良應用於二階式逐漸趨近類比數位轉換器餘值放大器架構,以此降低放大器本身所需的功耗進而降低二階逐漸趨近式類比數位轉換器的整體功耗值。使用分區電路方式再分別調整各區塊所佔的電流比例以及採用Class-AB觀念設計輸出級的MOS元件的Q點(為放大器增加功耗的主要原因,也是目前整個SAR ADC功耗最大的部分),有效提升整體放大器電路對電源使用的效率。除此之外,本文將分析寄生電容對整體電路所帶來的影響以及介紹二階式逐漸趨近類比數位轉換器的設計方式。
本文改良一個採用折疊式疊接架構結合非反向放大器架構應用於十位元每秒兩千萬取樣頻率之二階式逐漸趨近類比數位轉換器的放大器,設計平台使用TSMC 0.18μm 1P6M CMOS製程,在電源供應為1.8V之情況時,增益為74.56dB,f3dB為0.36MHz,放大器功率消耗0.9342mW,面積為84.89µm×33.83µm。
This paper purpose an improvedamplifier applied to Two-Step Successive-Approximation Analog-to-Digital Converter structure technique to reduce the power of the amplifiereven the total power of the Two-Step Successive-Approximation Analog-to-Digital Converter. The use of partition circuit and then adjust the current proportion of each block and the use of Class-AB concept design output of the MOS component Q point (The dominant powerconsumption of the amplifier, also the most of power consumption of the SAR ADC), effectively improve the efficiency of the amplifierfor power supply. In addition, this paper will analyze the impact of parasitic capacitance of the circuit and summarizes an optimization design procedure of Two Step Successive-Approximation Analog-to-Digital Converters.
In this work, improve an amplifier applied to a 10-bit 20MS/s two-step successive approximation register analog to digital converter is proposed by usingthe structure of folded cascade and non-inverting amplifier. Design platform is TSMC 0.18μm 1P6M CMOS process. The gain of this work is 74.56dB, f3dB of this work is 0.36MHz, power consumption of this work is 0.9342mW at 1.8V power supply. The chip area is 84.89µm×33.83µm。
目錄

中文摘要 I
英文摘要 II
目錄 III
圖目錄 VII
表目錄 X
第一章緒論 1
1-1研究背景與動機 1
1-2論文架構 2
第二章類比數位轉換器架構 4
2-1前言 4
2-2放大器基本特性參數規格 4
2-3類比數位轉換器基本特性參數規格 6
2-4靜態參數(Static Specification) 7
2-5動態參數(Dynamic Specification) 11
第三章類比數位轉換器特性參數 15
3-1前言 15
3-2放大器種類介紹 15
3-2-1Class-A 15
3-2-2Class-B 16
3-2-3Class-AB 18
3-2-4交越失真(Cross-over Distortion) 19
3-2-5開關失真(Switch Distortion) 20
3-3奈奎斯特定理 20
3-4類比數位轉換器種類 21
3-4-1快閃式類比數位轉換器(Flash ADC) 21
3-4-2二階快閃式類比數位轉換器(Two-step Flash ADC) 22
3-4-3管線式類比數位轉換器(Pipeline ADC) 23
3-4-4逐漸趨近式類比數位轉換器(Successive Approximation
Register ADC) 24
第四章十位元每秒兩千萬取樣頻率之二階式SAR ADC之放大器改良 26
4-1前言 26
4-2原Class-A概念之放大器 26
4-3使用Class-B概念改良之放大器 27
4-4使用Class-AB概念改良之放大器 30
4-5非反相放大器組態 32
4-6相位補償 34
4-7二階逐漸趨近式類比數位轉換器架構 36
4-7-1取樣保持電路 37
4-7-2數位類比轉換器 39
4-7-3數位類比轉換器控制開關 40
4-7-4動態比較器 41
4-7-5時脈產生電路 42
4-7-6電容分析 43
第五章佈局設計與模擬結果 45
5-1前言 45
5-2佈局考量 45
5-3各電路佈局介紹 45
5-3-1放大器佈局 45
5-3-2取樣保持佈局 46
5-3-3數位類比轉換器與電容陣列佈局 46
5-3-4比較器佈局 48
5-3-5逐漸趨近式類比數位轉換器控制單元佈局 48
5-3-6總電路佈局 49
5-4二階逐漸趨近式類比數位轉換器模擬數據 50
第六章總結與未來發展 53
6-1總結 53
6-2未來發展 53
參考文獻 54

圖目錄
圖1-1 類比數位轉換器區塊 1

圖1-2放大器區間示意圖 2

圖2-1共模輸入範圍示意圖 5

圖2-2 增益誤差示意圖 8

圖2-3 偏移誤差示意圖 9

圖2-4 差分非線性解說圖 10

圖2-5積分非線性解說圖 11

圖2-6無動態失真範圍解說圖 13

圖3-1 Class-A放大器Q點及輸入輸出訊號示意圖 15

圖3-2Class-A架構示意圖 16

圖3-3 Class-B放大器Q點及輸入輸出訊號示意圖 17

圖3-4Class-B架構示意圖 17

圖3-5Class-AB放大器Q點及輸入輸出訊號示意圖 18

圖3-6Class-AB架構示意圖 19

圖3-7交越失真示意圖 20

圖3-8遵照奈奎斯特定裡輸出訊號示意圖 21

圖3-9 產生混疊現象的輸出訊號示意圖 21

圖3-10Flash ADC架構示意圖 22

圖3-11二階Flash ADC架構示意圖 23

圖3-12Pipeline ADC架構示意圖 23

圖3-13 SAR ADC架構示意圖 24
圖3-14三位元的二進位搜尋法示意圖 25
圖3-15SAR ADC轉換流程圖 25
圖4-1 放大器位置示意圖 26
圖4-2原Class-A概念放大器架構圖 27
圖4-3輸出級MOS on 28
圖4-4輸出級MOS cut off示意圖 29
圖4-5改良之Class-AB放大器示意圖 31
圖4-6非反相放大器 33
圖4-7非反相放大器架構 34
圖4-8米勒定理示意圖(一) 34
圖4-9米勒定理示意圖(二)….…….……………………………………………..34
圖4-10放大器相位補償架構圖…...……..……………………………………….35
圖4-11 Class-AB實際進行相位補償相位圖…...……..…………………………36
圖4-123位元配8位元二階逐漸趨近式類比數位轉換器架構 37
圖4-13靴帶式取樣保持電路 38
圖4-14充電狀態下的電容示意圖 38
圖4-15放電狀態下的電容示意圖 39
圖4-16第一階電容陣列 39
圖4-17第二階電容陣列 39
圖4-18第一階段電容陣列佈局概念 39
圖4-19第二階段電容陣列佈局概念 40
圖4-20DFF架構數位類比轉換控制開關 40
圖4-21DFF架構數位類比轉換控制開關時序圖 40
圖4-22動態比較器架構 41
圖4-23真值表 42
圖4-24卡諾圖 42
圖4-25第一階段時脈產生電路 42
圖4-26第二階段時脈產生電路 42
圖4-27時脈產生電路時序圖 43
圖4-28第一階電容陣列寄生電容示意圖 43
圖5-1 放大器佈局圖 46
圖5-2取樣保持電路佈局圖 46
圖5-3第一階段數位類比轉換器(無電容)佈局圖 47
圖5-4第二階段數位類比轉換器(無電容)佈局圖 47
圖5-5第一階段電容陣列佈局圖 47
圖5-6第二階段電容陣列佈局圖 48
圖5-7比較器電路佈局圖 48
圖5-8第一階段SAR控制單元佈局圖 49
圖5-9第二階段SAR控制單元佈局圖 49
圖5-10總電路佈局核心區塊示意圖 50
圖5-11總電路佈局圖 50
圖5-12類比輸入訊號與轉換後數位訊號波形圖 51
圖5-13輸入訊號頻率之頻譜圖 51
表目錄
表4-1 Class-A與Class-B比較表 29

表4-2MOS之width值實際調整數值 29
表4-3原Class-A、改良Class-B與改良Class-AB三類放大器之元件值 32
表4-4原Class-A與改良後Class-AB放大器模擬數據比較 36
表4-5二階式SAR ADC三種位元配置比較 36
表5-1使用Class-AB改良後之二階逐漸趨近式類比數位轉換器模擬數據 51
表5-2使用Class-A與lass-AB改良後之二階逐漸趨近式類比數位轉換器模擬數據 51
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[29] B. P. Ginsburg and A. P. Chandrakasan, “Dual time-interleaved successive
approximation register ADCs for an ultra-wideband receiver,” IEEE J. Solid-State
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QRCODE
 
 
 
 
 
                                                                                                                                                                                                                                                                                                                                                                                                               
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