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研究生:白騏睿
研究生(外文):Qi-Rui Bai
論文名稱:AES 處理器架構之設計與實現
論文名稱(外文):The Design and Implementation of an AES Processor Architecture
指導教授:林銘波林銘波引用關係
指導教授(外文):Ming-Bo Lin
口試委員:林銘波陳郁堂林昌鴻
口試委員(外文):Ming-Bo LinYie-Tarng ChenChang-Hong Lin
口試日期:2019-01-28
學位類別:碩士
校院名稱:國立臺灣科技大學
系所名稱:電子工程系
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2019
畢業學年度:107
語文別:中文
論文頁數:60
中文關鍵詞:先進加密標準Rijndael 演算法即時運算模式金鑰擴展單元位元組替代轉換混合行運算
外文關鍵詞:AESRijndael algorithmon-the-flykey expansions-boxmix-column
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本論文中提出了一個低成本的 AES 處理器架構,以使用指令的方式,每次處理一筆 128 位元的輸入資料。資料與外部金鑰以每次 32 位元方式依序輸入,外部金鑰可支援 AES 128/192/256 標準。為了更進一步的節省面積,在 AES 演算法的回合運算單元的設計中,提出兩項改善:其ㄧ、在位元組替代轉換模組中,使用唯讀記憶體(ROM),以有效分配「現場可程式化邏輯閘陣列」(FPGA)的資源;其二、在混合行轉換模組中,將演算法簡化,找出相同的運算,以共享相同的電路。與傳統的 AES 架構比較,提出的AES 處理器架構最大可以節省將近一半的邏輯閘數量。
本論文提出的AES 處理器架構已經在 Xilinx 的 Virtex-5 系列 FPGA (xc5vlx110t)上實現與驗證。它一共消耗了2612個 LUT 與927個暫存器(約為整個FPGA資源的4%),工作頻率為 71.3 MHz,而資料處理量最高為 52.15 Mbps。
In the thesis, we propose an AES processor architecture, which can handle 128-bit data input each time by executing instructions. The 32-bit input is in the order of the data and then the external key. The external key can support the AES 128/192/256 standard. To further reduce the area of the proposed architecture, the following two improvements are made: First, the composite field arithmetic is carried out with read-only memory (ROM) so as to effectively distribute the hardware resources of the field programmable gate array (FPGA). Second, the mix-column transformation is simplified to find the common operation in order to share the common circuit. The resulting architecture can save about a half area in comparison with the conventional AES architecture.
The proposed and designed AES processor architecture has been implemented and verified with a Xilinx Virtex-5 FPGA device (xc5vlx110t). It needs 2,612 LUTs and 927 registers, about 4% total resource of the FPGA device, operates at 71.3 MHz, and can achieve a throughput of up to 52.15 Mbps.
摘要 i
誌謝 iii
目錄 iv
圖目錄 vi
表目錄 viii
第一章 緒論 1
1.1 簡介 1
1.2研究方向 1
1.3 章節安排 2
第二章 AES 加解密演算法介紹 3
2.1 對稱式與非對稱式密碼系統 3
2.1.1 對稱式密碼系統 3
2.1.2 非對稱式密碼系統 4
2.2 AES 的演進與名詞定義 5
2.2.1 AES 的演進 5
2.2.2 Rijndael 演算法名詞定義 6
2.3 相關知識 8
2.3.1 有限場 8
2.3.2 加法 9
2.3.3 乘法 9
2.3.4 乘以χ 10
2.4 Rijndael 演算法 10
2.4.1 加密演算法 11
2.4.2 金鑰擴展 16
2.4.3 解密演算法 18
2.4.4 等價解密演算法 20
第三章 AES 硬體架構分析 22
3.1 回合運算單元 22
3.1.1 位元組替代轉換模組 22
3.1.2 列位移轉換模組 23
3.1.3 混合行轉換模組 25
3.1.4 加入回合金鑰模組 28
3.2 金鑰擴展單元 28
3.2.1 金鑰擴展單元核心架構 28
第四章 AES 處理器模組設計 30
4.1 AES 處理器 30
4.2 模組功能 31
4.2.1 計數器 32
4.2.2 記憶體 32
4.2.3 解碼器 32
4.2.4 暫存檔 33
4.2.5 執行單元 33
4.2.6 控制單元 35
4.3 指令介紹 36
4.3.1 AES 加密指令 38
4.3.2 AES 解密指令 40
第五章 FPGA 設計之結果 43
5.1 RTL 設計與模擬 43
5.2 AES 處理器之 FPGA 實現 47
第六章 結論 48
參考文獻 49
[1] William Stallings, Cryptography and Network Security: Principles and Practices Third Edition, Prentice Hall International, Inc, August 27, 2002.
[2] AES home page, URL: http://www.nist.gov.aes/.
[3] Joan Daemen and Vincent Rijnmen, AES Proposal: Rijndael, AES Algorithm Submission, September 3, 1999, available at [2].
[4] The Rijndael Page, URL: http://www.esat.kuleuven.ac.be/~rijmen/rijndael/.
[5] S.F. Hsiao, M.C. Chen and C. S. Tu, “Memory-Free Low-Cost Designs of Advanced Encryption Standard Using Common Subexpression Elimination for Subfunctions in Transformations.” IEEE Circuit Syst. Mag., Vol. 53, No. 3, March 27 2006, PP. 615-626.
[6] National Institute of Standards and Technology, Advanced Encryption Standard (AES), Federal Information Processing Standard (FIPS) Publication 197, November 26 2001, PP. 1-3.
[7] H. Brunner, A Curiger, and M. Hofstetter, “On computing multiplicative inverses in GF(2m).” IEEE Transactions on Computers, Vol. 42, No.8, August 25 1993, PP. 1010-1015.
[8] Y. T. Horng and S. W. Wei, “Fast Inverters and Dividers for Finite Field GF(2m).” Asia-Pacific Conference on Circuits and Systems, December 5 1994, PP. 206-211.
[9] C. C. Wang, T. K. Truong, H. M. Shao, L. J. Deutsh, J. K. Omura, and I. I. Reed, “VLSI architectures for computing multiplications and inverters in GF(2m).” IEEE Transactions on Computers, Vol. C-34, August 21 1985, PP. 709-717.
[10] M. Y. Wang, C. P. Horng, C. W. Wu and C. T. Huang “Single- and Multi-core Configurable AES Architectures for Flexible Security.” IEEE Trans. on VLSI Systems, Vol. 17, Issue 12, July 21 2009, PP. 546-547.
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