(3.236.231.14) 您好!臺灣時間:2021/04/15 08:19
字體大小: 字級放大   字級縮小   預設字形  
回查詢結果

詳目顯示:::

我願授權國圖
: 
twitterline
研究生:張祐菘
研究生(外文):Yu-Sung Chang
論文名稱:基於AXI4介面的管線式AES矽智財設計與驗證
論文名稱(外文):The Design and Verification of an IP Core for Pipeline AES Based on AXI4 Interface
指導教授:林銘波林銘波引用關係
指導教授(外文):Ming-Bo Lin
口試委員:陳郁堂林昌鴻
口試委員(外文):Yie-Tarng ChenChang-Hong Lin
口試日期:2019-07-17
學位類別:碩士
校院名稱:國立臺灣科技大學
系所名稱:電子工程系
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2019
畢業學年度:107
語文別:中文
論文頁數:73
中文關鍵詞:進階加密標準位元組替代轉換即時金鑰擴展AXI匯流排
外文關鍵詞:AESSubbytesOn-the-fly KeyExpansionAXI bus
相關次數:
  • 被引用被引用:0
  • 點閱點閱:83
  • 評分評分:系統版面圖檔系統版面圖檔系統版面圖檔系統版面圖檔系統版面圖檔
  • 下載下載:0
  • 收藏至我的研究室書目清單書目收藏:0
論文中提出了一個符合AXI4介面的管線式AES加解密矽智財設計,注重其核心的面積大小及吞吐量,減少所需硬體資源並提升運算效能。依據AES演算法實現出來的加解密晶片,輸入的每一筆資料為128位元。金鑰部分為可選擇的128位元、192位元及256位元。
為了減少面積使用及提高吞吐量,採用了內部回合管線式(Inner-round pipelining)架構,將加密及解密流程使用的硬體資源結合,達成共享資源的目的。在位元組替代轉換中,使用複合場運算來有效的降低演算法複雜度;混合行運算中,將演算法簡化,並找出相同的運算子來達到電路共享;金鑰擴展程序中,採用了即時運算(On-the-fly)的設計,減少記憶體面積。
在複雜的SoC設計中,需要使用高效能且低延遲的匯流排,所以選擇了目前被業界廣泛使用的ARM公司提出的AMBA 4.0的 Advanced eXtensible Interface (AXI)匯流排。
管線式AES加解密矽智財已經分別在Xilinx 的Virtex 5系列FPGA (XC5VLX110T)以及TSMC 0.18μm 元件庫 (Cell Library)上實現與驗證。在FPGA設計部分,使用2562個暫存器與4829個LUTs,工作頻率為200 MHz,資料處理量最高為2327 Mbps;在元件庫設計部分,工作頻率為142.85 MHz,晶片核心(core)面積為874.145 μm × 872.265 μm,資料處理量最高為 1662 Mbps,其等效閘數量 (gate count)約為48537個,消耗功率為33.43 mW。
In this thesis, a pipelined architecture of AES Encryption/Decryption based on AXI4 interface is proposed. This architecture emphasizes area and throughput, reduces hardware cost and improves its computing performance. According to the AES algorithm, the input data is 128 bits and the cipher key has three options: 128, 192 or 256 bits.
In order to reduce area and improve its computing performance, we use an inner-round pipelining architecture, combining Encryption and Decryption to share hardware. The composite field arithmetic is used in Subbytes transformation. Simplify the algorithm by finding the same operators for Mixcolumn/Invmixcolumn transformation. An on-the-fly key architecture is used in KeyExpansion to reduce area of memory.
In complex SoC design, it often needs a bus, which has high performance and low latency. Therefore, we select AMBA4.0 AXI interface, which is widely used in industry.
The pipeline architecture of AES Encryption/Decryption IP has been implemented and verified with both Xilinx Virtex 5 (XC5VLX110T) and TSMC 0.18 µm cell library. In the FPGA part, it uses 2562 registers and 4829 LUTs, operates at 200 MHz and can achieve a high throughput of 2327 Mbps. In the cell-based part, it operates at 142.85 MHz and can achieve a high throughput of 1662 Mbps. The core occupies an area of 874.145 µm × 872.265 µm, which is approximately equivalent 48537 gates, and consumes about 33.43 mW in the typical operating condition.
摘要 i
誌謝 iii
目錄 iv
表目錄 vii
圖目錄 viii
第一章 緒論 1
1.1 研究動機 1
1.2 研究方向 1
1.3 章節介紹 2
第二章 AES加解密算法介紹 3
2.1 AES的演進與名詞定義 3
2.2相關數學知識 5
2.2.1 有限體GF(28) 5
2.2.2 加法 6
2.2.3 乘法 6
2.2.4 乘以x 6
2.3 Rijndael演算法 7
2.3.1 加密演算法 9
2.3.2 金鑰擴展程序 13
2.3.3 解密演算法 15
2.3.4 等價解密演算法 18
第三章 AES硬體架構分析與設計 19
3.1回合運算架構分析 19
3.1.1 循環展開 19
3.1.2 外部回合管線式 20
3.1.3 內部回合管線式 21
3.1.4 全管線式 21
3.2 回合運算單元 23
3.2.1 位元組替代轉換模組 23
3.2.2 混和行轉換模組 26
3.3金鑰擴展運算 29
第四章 AMBA AXI系統介紹 31
4.1 AXI架構 32
4.2 AXI交易方式 33
4.3 AXI交易順序 36
第五章 管線式AES矽智財設計與實現 37
5.1 管線式AES矽智財架構 37
5.2 AXI Wrapper 39
5.3 同步先進先出緩衝器 41
5.4 中斷模組 41
5.5 AES核心運算模組 43
5.5.1 金鑰擴展程序模組 46
5.5.2 回合運算模組 46
第六章 FPGA與ASIC設計與實現 47
6.1 FPGA設計與實現 47
6.1.1 使用者設定流程 48
6.1.2時序示意圖 49
6.1.3 FPGA設計結果 50
6.1.4 FPGA模擬結果 51
6.2標準元件庫設計與實現 54
6.2.1 RTL-Level Simulation 55
6.2.2 Gate-Level Simulation 55
6.2.3 晶片可靠度設計與分析 55
6.2.4 晶片布局與布局後的模擬結果 56
6.2.5 晶片效能分析 57
第七章 結論 58
參考文獻 59
[1] James Nechvatal, et al., Report on the Development of the Advanced Encryption Standard (AES), National Institute of Standards and Technology, October 2, 2000.
[2] National Institute of Standards and Technology, Advanced Encryption Standard (AES), Federal Information Processing Standard (FIPS) Publication 197, November 2001.
[3] Kris Gaj and Pawel Chodowiec, “Comparison of the Hardware Performance of the AES Candidates using Reconfigurable Hardware,” The Third Advanced Encryption Standard (AES3) Candidate Conference, New York, USA, April 2000.
[4] AMBA® AXI™ and ACE™ Protocol Specification AXI3™ , AXI4™ , and AXI4-Lite™ ACE and ACE-Lite 2011
[5] Clifford E. Cummings, Sunburst Design, Inc. “Simulation and Synthesis Techniques for Asynchronous FIFO Design with Asynchronous Pointer Comparisons”, SNUG-2002 San Jose, CA.
[6] Xinmiao Zhang and K. K. Parhi, “High-speed VLSI architectures for the AES algorithm,” IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 12, no. 9, pp. 957-967, September. 2004.
[7] Qingfu Cao and Shuguo Li, “A high-throughput cost-effective ASIC implementation of the AES Algorithm,” 2009 IEEE 8th International Conference on ASIC, Changsha, Hunan, 2009, pp. 805-808.
[8] M. R. Rao and R. K. Sharma, “FPGA implementation of combined AES-128,” 2017 8th International Conference on Computing, Communication and Networking Technologies (ICCCNT), Delhi, 2017, pp. 1-6.


[9] Z. Kouser, M. Singhal and A. M. Joshi, “FPGA implementation of advanced Encryption Standard algorithm,” 2016 International Conference on Recent Advances and Innovations in Engineering (ICRAIE), Jaipur, 2016, pp. 1-5.
[10] M. Wang, C. Su, C. Horng, C. Wu and C. Huang, “Single- and Multi-core Configurable AES Architectures for Flexible Security,” IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 18, no. 4, pp. 541-552, April 2010.
[11] P. V. Sriniwas Shastry, A. Kulkarni and M. S. Sutaone, “ASIC implementation of AES,” 2012 Annual IEEE India Conference (INDICON), Kochi, 2012, pp. 1255-1259.
[12] T. Hongsongkiat and P. Chongstitvatana, “AES implementation for RFID Tags: The hardware and software approaches,” 2014 International Computer Science and Engineering Conference (ICSEC), Khon Kaen, 2014, pp. 118-123.
[13] 謝名峻, 可選擇金鑰之低成本AES晶片設計, 碩士論文–國立台灣科技大學 電子工程學系研究所, 2010年5月
[14] 曾英彰, AES內建CBC模式加密與解密智產設計與驗證, 碩士論文–國立台灣科技大學電子工程學系研究所, 2004年7月。
連結至畢業學校之論文網頁點我開啟連結
註: 此連結為研究生畢業學校所提供,不一定有電子全文可供下載,若連結有誤,請點選上方之〝勘誤回報〞功能,我們會盡快修正,謝謝!
QRCODE
 
 
 
 
 
                                                                                                                                                                                                                                                                                                                                                                                                               
第一頁 上一頁 下一頁 最後一頁 top
系統版面圖檔 系統版面圖檔