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研究生:李建陞
研究生(外文):LI, JIAN-SHENG
論文名稱:應用於光感測器之全數位式時間數位轉換器
論文名稱(外文):An All Digital TDC for Light Sensors
指導教授:劉仁傑劉仁傑引用關係
指導教授(外文):LIU,JEN-CHIEH
口試委員:鄭國興林鴻文洪振傑洪政亮
口試委員(外文):CHENG,KUO-HSINGLIN,HUNG-WENHUNG,CHENG-LIANG
口試日期:2019-07-18
學位類別:碩士
校院名稱:國立聯合大學
系所名稱:電機工程學系碩士班
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2019
畢業學年度:107
語文別:中文
論文頁數:76
中文關鍵詞:時間數位轉換器游標環形振盪器寬輸入範圍高線性度
外文關鍵詞:TDCvernier ring oscillatorwide input rangehigh linearity
相關次數:
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隨著物聯網(Internet of Things, IOT)的興起,感測器被廣泛應用在前端資料的收集與擷取,而感測器需使用高解析度的時間數位轉換器(Time to Digital Converter, TDC)來得到更精準的數據。感測器若應用於可攜式電子產品時,消費者傾向選購體積小且功耗低的產品。採用全數位式的電路架構,能實現較小的晶片面積、高線性度和低功率消耗等優點。因此,本論文提出應用於光感測器之全數位式時間數位轉換器。
本論文提出了基於游標環形振盪器(Vernier Ring Oscillator, VRO)之兩階時間數位轉換器,在粗調與細調電路中皆使用相同的延遲元件,以實現粗調和細調的解析度具有比例關係。此設計可以在製程變化的情況下,細調階段的計數器能固定其位元數。游標環形振盪器中延遲元件使用改良後的反或閘(Nor Gate)以獲得較短的延遲時間,使電路的解析度提升。在粗調階段增加計數器的位元數,以獲得更寬的輸入範圍。所提出之具寬輸入範圍之全數位式時間數位轉換器採用UMC 0.18μm 1P6M CMOS製程實現,核心電路面積為62×199〖"μm" 〗^"2" 。量測結果顯示時間數位轉換器的解析度為125ps,輸入範圍為200ns,量測10ns到100ns中,差分非線性誤差(Differential Nonlinearity, DNL)小於±1LSB,積分非線性誤差(Integral Nonlinearity, INL)小於±1.64LSB,功率消耗為4.91mW。此時間數位轉換器適用於低功耗和高線性應用。
For the internet of things (IoT), the sensors are widely used in the data collection and acquisition. To obtain the accurate data, the sensors need to adopt the high linearity time to digital convertor (TDC). For the portable applications, the sensors should be the small area and low power products. Digital type schemes can achieve several advantages, such as small chip size, high linearity and low power dissipation. Therefore, the digital TDC will be proposed in this work.
A vernier ring oscillator (VRO) based two-step TDC is proposed to achieve that the timing resolutions of coarse and fine-tuning stages have a proportional relationship. For the timing resolution of TDC, the NOR gate is modified for VRO to obtain small rise time and fall time. In the input range, the coarse-tuning stage can be easy to extend the bit number for a wide input range. Circuit analysis and simulated verification are also described for an optimized design. The 14-bit TDC is fabricated using a 0.18μm CMOS process in a core area of 62×199μm2 . The measured results show a timing resolution of TDC is 125ps and the input range is 200ns. The differential nonlinearity (DNL) and integral nonlinearity (INL) are ±1LSB and ±1.64LSB respectively. The power dissipation is 4.91mW. Thus, the proposed TDC is suitable for low power and high linearity applications.

目錄
誌謝 i
摘要 ii
目錄 iv
圖目錄 vi
表目錄 ix
第1章 緒論 1
1.1 研究動機 1
1.2 研究目的及其應用 2
1.3 論文架構 3
第2章 時間數位轉換器先前技術探討 4
2.1 時間數位轉換器種類簡介 4
2.2 時間數位轉換器架構探討 8
2.2.1 游標尺環形振盪器時間數位轉換器[19] 8
2.2.2 高精準度和寬廣輸入範圍的三階時間數位轉換器架構 [21] 9
2.2.3 具數位校準的二維閘極控制游標時間數位轉換器 [22] 11
2.2.4 具寬輸入範圍且採用插值技術之時間數位轉換器 [23] 13
2.2.5 時間數位轉換器架構規格比較 14
2.3 本論文預計規格 15
第3章 具寬輸入範圍之全數位時間數位轉換器架構 16
3.1 電路架構 16
3.2 電路組成元件 18
3.2.1 粗調級與細調級電路 18
3.2.2 邊緣偵測器(Edge Detector) 21
3.2.3 相位偵測器(Phase Detector) 22
3.3 全數位時間數位轉換器公式推導 23
第4章 電路模擬與晶片量測結果 28
4.1 設計流程 28
4.2 佈局前電路模擬 29
4.3 電路佈局 36
4.4 佈局後模擬 39
4.5 晶片照相與量測環境設定 41
4.6 量測結果 44
4.7 感測器應用整合(Sensor Application Integration) 48
4.8 規格比較 56
第5章 結論與未來研究方向 58
5.1 結論 58
5.2 未來研究方向 58
參考文獻 59


圖目錄
圖 1.1 各時代的電腦運算裝置數量 [1] 1
圖 2.1 延遲線時間數位轉換器架構圖 4
圖 2.2 游標延遲線時間數位轉換器架構圖 5
圖 2.3 兩級式時間數位轉換器架構圖 6
圖 2.4 管線式時間數位轉換器架構圖 7
圖 2.5 循環式時間數位轉換器架構圖 7
圖 2.6 游標尺時間數位轉換器 9
圖 2.7 三階時間數位轉換器架構圖 10
圖 2.8 三階時間數位轉換器時序圖 11
圖 2.9 二維閘極控制游標時間數位轉換器架構圖 12
圖 2.10 閘極控制環形振盪器 12
圖 2.11 雙內插器式時間數位轉換器架構圖 13
圖 2.12 偽差動環形振盪器 14
圖 3.1 所提出之時間數位轉換器電路圖 16
圖 3.2 時間數位轉換器時序圖 17
圖 3.3 (a)一般型Nor元件、(b)改良型Nor元件 18
圖 3.4 環形振盪器電路 19
圖 3.5 傳統反及閘振盪器 20
圖 3.6 邊緣偵測器電路圖 21
圖 3.7 邊緣偵測器模擬時序圖 21
圖 3.8 相位偵測器電路架構圖 22
圖 3.9 相位偵測器時序圖 23
圖 3.10 公式時序圖 26
圖 3.11不同架構細調計數器所需位元數之比較圖 27
圖 4.1 晶片設計流程圖 28
圖 4.2 頻率對操作時間與功率曲線圖 30
圖 4.3 在TT製程輸入訊號為100ns佈局前電路模擬圖 31
圖 4.4 在FF製程輸入訊號為100ns佈局前電路模擬圖 31
圖 4.5 在SS製程輸入訊號為100ns佈局前電路模擬圖 32
圖 4.6 時間數位轉換器(a) DNL示意圖、(b) INL示意圖 33
圖 4.7 TT製程下(a) DNL與(b) INL模擬結果 34
圖 4.8 FF製程下(a) DNL與(b) INL模擬結果 35
圖 4.9 SS製程下(a) DNL與(b) INL模擬結果 36
圖 4.10 全晶片佈局圖 37
圖 4.11 晶片核心電路佈局圖 37
圖 4.12 晶片腳位配置圖 38
圖 4.13 在TT製程輸入訊號為100ns佈局後模擬圖 39
圖 4.14 在FF製程輸入訊號為100ns佈局後模擬圖 40
圖 4.15 在SS製程輸入訊號為100ns佈局後模擬圖 41
圖 4.16 實際晶片照相圖 41
圖 4.17 晶片量測環境設定 42
圖 4.18 量測時所使用的印刷電路板 42
圖 4.19 輸入緩衝器模型 43
圖 4.20 輸出緩衝器模型 43
圖 4.21 振盪器頻率與抖動量測 44
圖 4.22 待測訊號為200ns時的輸出數位碼 45
圖 4.23 時間數位轉換器(a) DNL量測圖、(b) INL量測圖 46
圖 4.24 各個晶片之功率消耗與解析度比較圖 47
圖 4.25 (a)光感測器架構圖 (b)光感測器電路板 48
圖 4.26 3mm、7mm、11mm光敏電阻 49
圖 4.27 光敏電阻亮度對振盪週期關係圖(a) 3mm (b) 7mm (c) 11mm 49
圖 4.28 光感測器量測環境圖 50
圖 4.29 光感測器週期標準化對光照度關係圖 (a)光敏電阻為3mm_#1 51
圖 4.30 理想輸出數位碼與實際輸出數位碼誤差圖(3mm) 51
圖 4.31 光感測器週期標準化對光照度關係圖 (a)光敏電阻為7mm_#1 53
圖 4.32 理想輸出數位碼與實際輸出數位碼誤差圖(7mm) 53
圖 4.33 光感測器週期標準化對光照度關係圖(a)光敏電阻為11mm_#1 55
圖 4.34 理想輸出數位碼與實際輸出數位碼誤差圖(11mm) 55


表目錄
表 1 時間數位轉換器架構比較表 8
表 2 時間轉換器之規格比較表 15
表 3 預計規格表 15
表 4 振盪器比較表 19
表 5 時間數位轉換器比較表 20
表 6 振盪器規格比較表 29
表 7 晶片腳位定義與功能 38
表 8 模擬與量測結果比較表 47
表 9 使用3mm光敏電阻之光感測器光照度對量測結果與實際週期誤差表 52
表 10 使用7mm光敏電阻之光感測器光照度對量測結果與實際週期誤差表 54
表 11 使用11mm光敏電阻之光感測器光照度對量測結果與實際週期誤差表 56
表 12 規格比較表 57


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