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臺灣博碩士論文加值系統

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研究生:何美玲
研究生(外文):Mei-Ling Ho
論文名稱:以功率感知為基礎之可變樣式長度之樣式運轉長度測試資料壓縮
論文名稱(外文):Power-Aware Test Data Compression by Pattern Run-Length with Variable Pattern Length
指導教授:曾王道
指導教授(外文):Wang-Dauh Tseng
口試委員:劉一宇陳勇志
口試委員(外文):Yi-Yu LiuYung-Chih Chen
口試日期:2019-07-22
學位類別:碩士
校院名稱:元智大學
系所名稱:資訊工程學系
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2019
畢業學年度:107
語文別:中文
論文頁數:20
中文關鍵詞:消耗功率額定功率功率感知
外文關鍵詞:WTCWTC limitPower-Aware
相關次數:
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現今的資訊科技及通訊技術發展迅速,超大型積體電路(VLSI )可說是科技名詞的代表。而製程上在奈米技術發展下,容量快速增加、體積變得微小及電路功能、結構更複雜,而所需要的測試資料也變得漸增長資料量也漸多。而在系統晶片(SOC - System on chip)上的結構更為複雜,元件個數相對也提高測試的難度,大量的測試資料量需要更多的儲存空間,且需要花更長的測試時間,不僅測試過程複雜也提高成本。而在測試積體電路時功率消耗也是跟著提高,相對會對電路造成影響或是測試錯誤。
自動化測試儀器(ATE - Auto Test Equipment)是負責控制每個待測電路的測試樣本,預達到壓縮測試資料量的目的,資料壓縮是現行最有效率的解決方法之一。
本篇論文研製將以功率感知為基礎之之可變樣式長度之樣式運轉長度測試資料壓縮的方法,來達到測試資料壓縮的目的。用ISCAS89標準測試電路及MINTEST產出的測試資料集合進行仿真實驗,證明了此方法能提供良好的壓縮率並且有效的減少測試時間,與過去提出的方法比,本論文在平均壓縮率(CR -Compression Ratio) 上有較好的提升。
關鍵字: 消耗功率,額定功率,功率感知
With the advance of VLSI process technology, the increasing chip density and circuit size have made the circuit testing more complex. Moreover, the structure of the SOC (System on Chip) which incorporated more modules in a single chip needs more test data volume to make sure the correctness of the circuit. That may also exceed the memory capacity or even longer testing time. Many new techniques have been proposed to reduce test data volume so as to save memory cost and improve the transmission efficiency between tester-ATE (Auto Test Equipment) and SOC. So one solution to this problem is to use compression techniques to reduce the volume of test data.
The proposed thesis use Power-Aware test data compression by pattern run-length based compression method. Such as pattern length and number of pattern runs is encoded to denote the compression status. Improvements are experimentally demonstrated on larger ISCAS'89 benchmarks circuit using MINTEST. The experimental result shows that the average compression ratio of the proposed approach outperforms than other previous approaches.


Keywords: WTC,WTC limit,Power-Aware
摘 要 iii
ABSTRACT iv
誌 謝 v
目錄 vi
表目錄 vii
圖目錄 viii
第一章 簡介 1
1.1 線性壓縮法 (Linear-Decompression-based Scheme) 2
1.2 廣播壓縮法 (Broadcast-based Scheme) 2
1.3 編碼壓縮法(Code-based) 3
第二章 相關研究 4
2.1 FDR (Frequency-directed Run-length coding) 4
2.2 Pattern Run length 5
第三章 方法 8
3. 1 Method introduction 8
3. 2 A variable block size pattern run-length coding 9
3. 3 公式說明 11
3. 4 本論文是如何運作 12
3. 5 本論文流程圖 16
第四章 實驗結果 17
4.1實驗環境設置 17
4.2實驗數據 17
第五章 結論 18
參考文獻 19
1. Nourani, M. and M.H. Tehranipour, RL-huffman encoding for test compression and power reduction in scan applications. ACM Trans. Des. Autom. Electron. Syst., 2005. 10(1): p. 91-115.
2. J. Lee and N. A. Touba, “Low power test data compression based on LFSR reseeding,” in Proc. ICCD, 2004, pp. 180–185.
3. El-Maleh, A.H., “Efficient test compression technique based on block merging.” Computers & Digital Techniques, IET, 2008. 2(5): p. 327-335.
4. Chandra, A. and K. Chakrabarty, System-on-a-chip test data compression and decompression architectures based on Golomb codes. Computer-Aided Design of Integrated Circuits and Systems, IEEE Transactions on, 2001. 20(3): p.355-368.
5. Gonciari, P.T., B.M. Al-Hashimi, and N. Nicolici, Improving compression ratio, area overhead, and test application time for system-on-a-chip test data compression/decompression, in Design, Automation and Test in Europe Conference and Exhibition, 2002. Proceedings. 2002. p. 604-611.
6. Tehranipoor, M., M. Nourani, and K. Chakrabarty, Nine-coded compression technique for testing embedded cores in SoCs. Very Large Scale Integration (VLSI) Systems, IEEE Transactions on, 2005. 13(6): p. 719-731.
7. Jas, A., et al., An efficient test vector compression scheme using selective Huffman coding. Computer-Aided Design of Integrated Circuits and Systems, IEEE Transactions on, 2003. 22(6): p. 797-806.
8. Chandra, A. and K. Chakrabarty, Test data compression and test resource partitioning for system-on-a-chip using frequency-directed run-length (FDR) codes. Computers, IEEE Transactions on, 2003. 52(8): p. 1076-1088.
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