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臺灣博碩士論文加值系統

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研究生:陳天奉
研究生(外文):CHEN, TIAN-FENG
論文名稱:具有降低漏電於讀取、寫入、保持及待機模式之近臨界電壓雙軌獨立控制6T SRAM設計
論文名稱(外文):NVT DSC-6T SRAM Design with Leakage-Reduction in Read, Write, Hold and Standby Modes
指導教授:王進賢
指導教授(外文):WANG, JINN-SHYAN
口試委員:黃俊銘業經緯林泰吉王進賢
口試委員(外文):HUANG, CHUN-MINGYEH, CHING-WEILIN, TAY-JYIWANG, JINN-SHYAN
口試日期:2020-07-28
學位類別:碩士
校院名稱:國立中正大學
系所名稱:電機工程研究所
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2020
畢業學年度:108
語文別:中文
論文頁數:54
中文關鍵詞:靜態隨機存取記憶體低漏電讀取輔助寫入輔助保持輔助待機輔助
外文關鍵詞:static random access memorylow leakageread assistwrite assisthold assiststandby assist
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摘要 i
Abstract ii
目錄 iv
圖目錄 vi
表目錄 ix
第一章 序論 1
1.1 研究背景 1
1.2 研究動機 2
1.3 論文架構 6
第二章 記憶體輔助電路 8
2.1 記憶體細胞元 8
2.1.1 讀取動作 8
2.1.2 寫入動作 9
2.1.3 輔助電路 10
2.2 讀取輔助電路 10
2.2.1 Wordline Under Drive 11
2.2.2 Bitline Under Drive 11
2.3 寫入輔助電路 12
2.3.1 Boost Wordline 12
2.3.2 Negative Bitline 13
2.3.3 VCC Lower 13
2.4 輔助電路結論 14
第三章 雙軌獨立控制機制6T SRAM 15
3.1 雙軌獨立控制6T SRAM之低電壓讀取機制 16
3.2 雙軌獨立控制6T SRAM之低電壓寫入機制 17
3.3 雙軌獨立控制6T SRAM之VSS輔助電路 19
3.3.1 Charge-Sharing-Based VSSA Generator (CSVG) 19
3.3.2 Feedback Control VSSA Generator (FBVG) 20
3.4 Summary 25
第四章 Proposed Design 26
4.1 輔助電壓模式之考量 26
4.2 VSSA generator輔助電路之設計 29
4.2.1 模擬環境設置 36
4.2.2 數據結果分析 38
4.3 Summary 46
第五章 總結與未來研究方向 51
5.1 結論 51
5.2 未來研究方向 51
參考文獻 53


[1] Mohamed H. et al. (2013). Nanometer Variation-Tolerant SRAM Circuits and Statistical Design for Yield. New York:Springer.
[2] Pavankumar Bikki et al., “Analysis of Low Power SRAM Design with Leakage Control Techniques,” IEEE TEQIP III Sponsored IMICPW, pp. 400-404, Dec. 2019.
[3] Ashish Kumar et al., “A 6T-SRAM in 28nm FDSOI Technology with Vmin of 0.52V Using Assisted Read and Write Operation,” in Proc. IEEE Int. Conf. IC Design Technol., 2015.
[4] M.-F. Chang et al., “A Compact-Area Low-VDDmin 6T SRAM With Improvement in Cell Stability, Read Speed, and Write Margin Using a Dual-Split-Control-Assist Scheme,” IEEE J. Solid-State Circuits, vol. 52, no. 9, pp. 2498-2514, Sept. 2017.
[5] M.-F. Chang et al., “A 28nm 256kb 6T-SRAM with 280mV Improvement in VMIN Using a Dual-Split-Control Assist Scheme,” in IEEE int. Solid-State Circuits Conf. (ISSCC) Dig. Tech. Papers, Feb. 2015, pp. 314-315.
[6] 王進賢、劉建彤、王皓平。兼具讀、寫、保持、待機四種狀態輔助電壓之低電壓低功耗靜態隨機存取記憶體電路與方法。專利以予國立中正大學研究發展處申請中。
[7] 劉之融 (2017)。低功耗28奈米低電壓6T靜態隨機存取記憶體之輔助電路設計。國立中正大學電機工程研究所,嘉義縣。
[8] 王皓平 (2019)。改良6T SRAM最低操作電壓與存取速度之新型雙軌獨立控制輔助電路設計。國立中正大學電機工程研究所,嘉義縣。
[9] Y.-C. Chien and J.-S. Wang, “A 0.2 V 32-Kb 10T SRAM with 41 nW standby power for IoT applications,” IEEE Trans. Circuits Syst. I, Reg. Papers, vol. 65, no. 8, pp. 2443–2454, Aug. 2018.
[10] J.-S. Chen, C. Yeh, and J.-S. Wang,“Self-Super-Cutoff Power Gating with State Retention on a 0.3V 0.29fJ/Cycle/Gate 32b RISC Core in 0.13μm CMOS,” in IEEE int. Solid-State Circuits Conf. (ISSCC) Dig. Tech. Papers, 2013, pp. 426-427.
[11] M. Yamaoka, R. Tsuchiya, and T. Kawahara, “SRAM Circuit With Expanded Operating Margin and Reduced Stand-By Leakage Current Using Thin-BOX FD-SOI Transistors,” IEEE Journal of Solid-State Circuits, vol. 41, no. 11, pp. 2366–2372, Nov. 2006.
[12] H. M. Vo, “A Double Regulated Footer And Header Voltage Technique For Ultra-Low Power IoT SRAM,” 2018 IEEE 4th World Forum on Internet of Things (WF-IoT), 2018, pp. 107-111.
[13] Ashish Kumar1 and G.S.Visweswaran, “A 0.6V Retention VMIN Ultra-Low Leakage High Density 6T SRAM in 40nm CMOS Technology using Adaptive Source Bias,” International Conference on VLSI Design and International Conference on Embedded Systems (VLSID), 2018, pp. 261-265.

電子全文 電子全文(網際網路公開日期:20250827)
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