臺灣博碩士論文加值系統

在這個世代中，由於第五代行動通訊蓬勃發展，這世界擁有了更廣泛的鋪蓋式網路，更快的通訊速度以及更穩定的通訊品質。身為通訊人的我，也秉持追求更高的傳輸效率，以及更穩定的錯誤率來當作碩士論文研究的目標。
本篇論文採用MIMO多天線架構，其中包含:1. 為了達到全多樣性和全速率而使用高速率時空區段碼，以及2. 為了降低解碼複雜度和改善錯誤率而使用多階層編碼，還有3. 為了增加編碼速率而使用的區段記憶編碼。然而，通訊人的精神是:好還要更好，為了達成此目標，本篇論文使用我新設計的方法來做訊號集合分割(Set Partitioning)，因為此設計的系統比先前論文的分割有著更好的系統最小編碼增益(CGD)，也因此可以設計出編碼速率更優秀的系統。我更結合了區段記憶編碼，來更進一步增加編碼速率。最後使用Matlab來驗證我的實驗成果。

In this generation, Under the vigorous development of 5G, this world has a wider overlay network, faster communication speed and more stable communication quality. As a Communication researcher, I also adhere to the pursuit of higher transmission efficiency and a more stable error rate as the goal of my master's thesis research.
This paper adopts a MIMO multi-antenna architecture, which includes: 1. Use high-rate space-time block codes to achieve full diversity and full rate, and 2. Use multi-level coding to reduce decoding complexity and improve error rate, also there are 3. Use Memory coding to increase the coding rate. However, the spirit of the Communication researcher is: Good even better. In order to achieve this goal, this paper uses my newly designed method to do “signal set partitioning”, because the system of this design has a better minimum coding gain than the segmentation of the previous paper, Therefore, it is possible to design a system with a better coding rate. I also combined section memory coding to further increase the coding rate. Finally, use Matlab to validate my experiment results.

摘　要 i
ABSTRACT ii
誌　謝 iii
目　錄 iv
表目錄 vi
圖目錄 vii
第一章 緒論 1
1.1 研究動機 1
1.2 章節概要 1
第二章 高速率時空區段碼 2
2.1 時空區段碼 2
2.1.1 模擬無線傳輸的架構 3
2.1.2 Alamouti 傳輸矩陣 5
2.1.3 解碼方式 7
2.1.4 模擬結果 9
2.2 高速率時空區段碼 9
2.2.1 模擬無線傳輸之流程圖 10
2.2.2 High-Rate傳輸矩陣 11
2.2.3 解碼方式 12
2.2.4 模擬結果 13
第三章 多階層高速率時空區段碼 14
3.1 最小編碼增益距離 14
3.2 設計階層內編碼距離 16
3.2.1 設計理念 16
3.2.2 設計步驟 18
3.2.3 比較與過去論文的差異 32
3.3 將新設計應用在高速率時空區段碼 33
3.3.1 模擬無線傳輸的架構 34
3.3.2 五階層高速率時空區段碼的編碼與傳送 35
3.3.3 五階層高速率時空區段碼的解碼 38
3.3.4 模擬結果 42
第四章 具備層間記憶之時空區段碼設計 43
4.1 編碼調變設計 43
4.1.1 編碼流程圖 43
4.1.2 編碼方式與生成矩陣 44
4.1.3 編碼模擬 48
4.1.4 最小編碼增益距離 53
4.2 解碼設計 61
4.2.1 解碼流程圖 62
4.2.2 解碼模擬 64
4.3 模擬結果 72
第五章 結論 75
參考文獻 76

 
表目錄
表3. 1 Trellis的複雜度比較 14
表3. 2 所有CGD的列表 19
表 3. 3 比較最小CGD同為64的系統 32
表3. 4 比較編碼速率一樣為26/8的系統 33
表3. 5 Multi -Level編碼說明 35
表3. 6 5-Level BCM編碼 37
表3. 7 距離資訊 38
表3. 8 錯誤率圖的各項參數 42
表4.1 編完碼後將碼字呈階梯狀放置在對應時間 45
表4.2 記憶編碼說明 46
表4.3 配合記憶編碼的各階層CGD 49
表4.4 比較兩系統的CGD 61
表4.5 比較兩系統的CGD 73


 
圖目錄
圖 2. 1 流程圖 3
圖 2. 2 STBC範例 4
圖 2. 3 16個樣本乘上(CSI) 7
圖 2. 4 計算16個樣本的MSED 8
圖 2. 5 Alamouti 2x2錯誤率圖 9
圖 2. 6 流程圖 10
圖 2. 7 256個樣本的由來及乘上(CSI) 12
圖 2. 8 計算256個樣本的MSED 12
圖 2. 9 High-Rate 2x2錯誤率圖 13
圖 3.1 五階層訊號集合分割樹狀圖 16
圖 3.2 設定QPSK代號 17
圖 3.3 256種High-Rate矩陣 17
圖 3.4 各階層的最小CGD 18
圖 3.5 CGD為64的第五層 21
圖 3.6 階層內最小CGD為16的第四層 23
圖 3.7 階層內最小CGD為16的第三層 25
圖 3.8 階層內最小CGD為4的第二層 27
圖 3.9 最終定案的32個樣本 29
圖 3.10 設計新set partition的流程圖 30
圖 3.11 新設計之High-Rate (Set Partition)樹狀圖 31
圖 3.12 Multi-Level STBC流程圖 34
圖 3.13 Multi-Level 內部編碼說明 34
圖 3.14 5-Level 內部編碼 36
圖 3.15 第一層距離 39
圖 3.16 距離範例 39
圖 3.17 844解碼樣本 40
圖 3.18 844解碼Trellis 40
圖 3.19 百特比(Viterbi) Trellis 41
圖 3.20 881解碼Trellis 41
圖 3.21 Multi-Level High-Rate錯誤率圖 42
圖 4.1 具層間記憶時空區段碼-編碼流程圖 44
圖 4.2 生成矩陣 48
圖 4.3 Memory_1生成矩陣 49
圖 4.4 Memory_1多階層編碼 51
圖 4.5 Memory_2生成矩陣 52
圖 4.6 Memory_2多階層編碼 53
圖 4.7 階層間連結的部分 54
圖 4.8 階層間連結的部分 54
圖 4.9 Memory_1系統 55
圖 4.10 Memory_2系統 58
圖 4.11 解碼流程圖 62
圖 4.12 階層間連結例子 63
圖 4.13 階層間連結說明 64
圖 4.14 解碼模擬說明 65
圖 4.15 解碼模擬說明 67
圖 4.16 解碼模擬說明 68
圖 4.17 Memory_1的Level_1、2解碼器 69
圖 4.18 Memory_1的Level_3、4解碼器 70
圖 4.19 Memory_2的Level_1、2解碼器 71
圖 4.20 Memory_1解碼Trellis 71
圖 4.21 Memory_2解碼器Trellis 71
圖 4.22 Memory_1&Memory_2的錯誤率比較 72
圖 4.23 Memory_1 & HR_1的錯誤率比較 73
圖 4.24 Memory_2 & HR_2的錯誤率比較 74

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