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臺灣博碩士論文加值系統

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研究生:張蘅
研究生(外文):Heng Zhang
論文名稱:聲頻應用之混和強健式MASH-21三角積分調變器運用1.5位元量化器
論文名稱(外文):Hybrid Sturdy MASH-21 Delta-Sigma Modulator Using 1.5 bits Quantizer for Audio Applications
指導教授:姚嘉瑜
指導教授(外文):Chia-Yu Yao
口試委員:陳筱青彭盛裕姚嘉瑜
口試委員(外文):Hsiao-Chin ChenSheng-Yu PengChia-Yu Yao
口試日期:2021-08-25
學位類別:碩士
校院名稱:國立臺灣科技大學
系所名稱:電機工程系
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2021
畢業學年度:109
語文別:中文
論文頁數:190
中文關鍵詞:Sturdy-MASH三角積分調變器切換式電容積分器全差動式運算轉導放大器雜訊移頻技術
外文關鍵詞:Sturdy-MASH Delta-Sigma ModulatorSwitched-Capacitor IntegratorFully Differential OTANoise Shaping Technique
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  隨著影視與音樂產業的蓬勃發展,高解析度類比/數位轉換器的需求量以及重要性也日益提升。在聲頻應用的CD片,其規格為:16位元及取樣頻率44.1 kHz,要做到如此高的解析度,選用三角積分調變的類比/數位轉換器是再適合不過的了。
  本論文針對三角積分調變類比/數位轉換器中的三角積分調變器進行設計,規格以CD音質為目標。三角積分調變器是以Sturdy-MASH架構為基礎進行改良,並稱之為Hybrid Sturdy-MASH。在電路設計的部分,採用全差動式放大器以抑制偶次諧波;巧妙運用正、反相積分器以消除第一級量化雜訊,並達成三至四階雜訊移頻的效果;將量化器提升至1.5位元以降低量化雜訊,藉此來提升整體系統的解析度。
  本篇論文所設計之晶片採用TSMC 0.18-μm CMOS製程,供應電壓為1 V, 晶片總功率消耗2.66 mW,總面積為1.892 mm^2。系統頻寬為24 kHz,取樣頻率為4.608 MHz,故超取樣率為96倍。最終晶片量測SNDR達76.01 dB,換算等效位元數(ENOB)為12.33位元。
  With the vigorous development of the film and music industry, the demand of high-resolution analog/digital converters (ADC) is also increasing. The specifications of CD discs for audio applications are: a 44.1 kHz sampling rate and a 16 bit resolution. Among several ADC architectures, the delta-sigma modulation is suitable for CD-quality audio applications.
  This thesis presents a discrete time delta-sigma modulator. The goal of this research is to achieve a CD quality modulator. The delta-sigma modulator is improved based on the Sturdy-MASH architecture and is called a Hybrid Sturdy-MASH modulator. In the circuit design part, a fully differential amplifier is used to suppress even-mode harmonics. Ingeniously using inverting integrator and non-inverting integrator to eliminate the first-stage quantization noise, the proposed DSM achieves a third to fourth order noise shaping. The quantizer is increased to 1.5 bits to reduce the overall quantization noise, thereby improving the resolution of the whole system.
  The proposed circuit is designed and realized in TSMC 0.18-μm CMOS technology. The supply voltage is 1 V and the power consumption of the chip is 2.66 mW. The overall layout area is 1.892 mm^2, the system bandwidth is 24 kHz, the sampling frequency is 4.608 MHz, and the oversampling ratio is 96. The measured signal-to-noise-and-distortion-ratio (SNDR) is 76.01 dB, so the equivalent number of bits (ENOB) is 12.33 bits.
致謝 i
摘要 ii
Abstract iii
目錄 iv
圖目錄 vi
圖目錄(附錄) xv
表目錄 xvi
表目錄(附錄) xvii
第 1 章 1
1-1 前言 1
1-2 研究動機 2
第 2 章 4
2-1 概述 4
2-2 ADC種類介紹 4
2-3 奈奎斯特取樣定理(Nyquist Sampling Theorem) 6
2-4 量化雜訊(Quantization Noise) 7
2-5 超取樣(Oversampling) 11
2-6 雜訊移頻技術(Noise Shaping) 14
2-7 三角積分調變器 15
2-7-1 一階單迴路三角積分調變器 16
2-7-2 二階與多階單迴路三角積分調變器 20
2-7-3 MASH架構三角積分調變器 24
2-7-4 Sturdy MASH架構三角積分調變器 26
第 3 章 28
3-1 Hybrid Sturdy MASH-21三角積分調變器 28
3-2 系統數學模型的建模與模擬(透過Matlab Simulink) 35
3-3 線性非理想積分器的數學模型 37
3-4 非線性非理想積分器的數學模型 40
3-5 熱雜訊分析(Thermal Noise Analysis) 46
3-6 閃爍雜訊分析(Flicker Noise Analysis) 47
3-7 積分器的雜訊分析(Integrator Noise Analysis) 48
第 4 章 52
4-1 全差動運算轉導放大器(Fully Differential Operational Transconductance Amplifier) 52
4-2 類比開關電路設計(Analog Switch Design) 57
4-3 全差動1.5位元量化器(Full Differential 1.5-bits Quantizer) 62
4-4 非重疊時脈產生器(Non-overlapping Clock Generator) 67
4-5 D型正反器設計(D Flip-Flop, DFF) 69
4-6 取樣與積分電容的考量(Consideration of Cs & Ci) 71
4-7 三級積分器的PSS模擬(Periodic Steady-State Analysis) 76
4-8 HSMASH-21系統時序推導 78
4-9 HSMASH-21整體系統電路架構圖 85
4-10 HSMASH-21整體系統前模擬 86
4-11 晶片佈局 94
4-12 HSMASH-21整體系統佈局後模擬 95
第 5 章 103
5-1 量測環境的建置 103
5-2 穩壓器電路(Regulator) 104
5-3 濾波槽電路(Filter Tank circuit) 105
5-4 差動訊號產生電路 105
5-5 晶片主板設計 115
5-6 量測結果 118
5-6-1 Chip01晶片量測結果 118
5-6-2 Chip02晶片量測結果 122
5-6-3 Chip03晶片量測結果 126
5-6-4 Chip04晶片量測結果 130
5-6-5 Chip05晶片量測結果 134
5-6-6 Chip06晶片量測結果 138
5-6-7 Chip07晶片量測結果 142
5-6-8 晶片量測結果 146
5-7 晶片效能比較表 146
5-8 量測檢討 148
第 6 章 152
6-1 結論 152
6-2 未來展望 152
參考文獻 154
附錄 A 156
附錄 B 160
附錄 C 165
[1] Libin Yao, M. S. J. Steyaert and W. Sansen, “A 1-V 140 μW 88-dB Audio Sigma-Delta Modulator in 90-nm CMOS,” in IEEE Journal of Solid-State Circuits, vol. 39, no. 11, pp. 1809-1818, Nov. 2004.
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[3] Y.-H. Liu, C.-Y. Yao, and T.-H. Chang, “A Low-Power 11.1-bit Modified Sturdy MASH-21 Δ-Σ Modulator,” VLSICAD, Aug. 2018.
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[11] 游仲祥, 「低功耗之改良強健式MASH-21三角積分類比數位轉換器」 ,國立台灣科技大學電機工程系碩士論文,中華民國一百零四年一月。
[12] 黃濬杰, 「低功耗之二階強健式多級三角積分類比數位轉換器」 ,國立台灣科技大學電機工程系碩士論文,中華民國一百零二年一月。
[13] 劉育勳, 「低功耗等效13.5位元之改良強健式MASH-21三角積分類比數位轉換器」 ,國立台灣科技大學電機工程系碩士論文,中華民國一百零六年一月。
[14] 潘昜甫,「聲頻應用之等效12位元混和強健式MASH-21三角積分調變器」 ,國立台灣科技大學電機工程系碩士論文,中華民國一百一十年一月。
[15] R.T. Baird, T.S. Fiez, “Stability Analysis of High-Order Modulators for Delta-Sigma ADCs,” 1993 IEEE International Symposium on Circuits and Systems, May 1993.
[16] Sandro Herrera, Moshe Gerstenhaber, “Versatile, Low-Power. Precision Single-Ended-to-Differential Converter,” Analog Dialogue, October 2012.
[17] R. T. Baird, T.S. Fiez, ”Linearity Enhancement of Multibit ΔΣ A/D and D/A Converters Using Data Weighted Averaging,” 1995 IEEE Transactions on Circuit and SystemsⅡ, Dec. 1995.
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