臺灣博碩士論文加值系統

本研究探討兩種自形成薄膜在內連接導線之應用，分別為自形成阻障層(Self-forming barrier；SFB) 與自組裝單層 (Self-assembly monolayers；SAMs)；本研究主要針對電性及可靠度等特性作探討；
第一部份為自形成阻障層的研究:將銅鈧 (CuSc) 合金沉積在 SiO2 材料上，探討退火前後其電性及可靠度等特性；研究結果指出，在經過退火製程後，銅鈧合金中的鈧遷移至金屬和氧化層交界處形成一層反應層，且由電應力測試結果得知，此形成的反應層可有效的阻擋銅離子擴散，作為銅金屬的阻障層；同時，此自形成阻障層可增加絕緣層的崩潰強度與強化銅鈧合金金屬導線對抗電致遷移的能力；因此，利用銅鈧合金形成的自形成阻障層可有效加強電性、電致遷移及可靠度等特性。
第二部份則研究自組裝單層:使用癸基三甲氧基矽烷 (Decyltrimethoxysilane；DTMOS) 作為自組裝單層的前驅物，藉由氣態法沉積在多孔低介電常數 (low-k) 材料上，探討對多孔 low-k 材料電性及可靠度特性之影響，並比較不同沉積溫度的氣態自組裝單層前後的差異；由實驗結果得知經過 DTMOS 蒸氣處理後，成功地成長了 SAMs，SAMs 的形成除了將多孔 low-k 薄膜表面恢復成疏水性，並且改善了多孔 low-k 薄膜的電性和可靠度；由電應力的測試結果得知，SAMs 可有效的阻擋銅離子的擴散，也可作為銅擴散的阻擋層；由拉力測試結果得知，SAMs 的形成可有效增加銅與多孔 low-k 薄膜的附著力；由實驗結果得知，當使用氣態法沉積時，溫度越高，所生成的 SAMs 所帶來的改善更加顯著；因此，本研究利用氣態法沉積 SAMs 在多孔 low-k 薄膜上的製程，形成 SAMs，對於多孔 low-k 薄膜的電性及可靠度等特性，可有效提升。

This thesis investigated the effects of the electrical and reliability characteristics of the self-forming barrier (SFB) and self-assembled monolayers (SAMs) for back-end-of-line interconnects. The study can be divided into two parts:
The first part of this thesis investigated the electrical characteristics, electromigration, and reliability of CuSc/SiO2/Si MOS devices before and after annealing. In an integrated CuSc/SiO2 structure, a self-forming barrier (SFB) was formed at the interface by thermal annealing at 425 °C. After annealing, electrical characteristics, electromigration, and time-dependent-dielectric-breakdown reliability were improved due to the formation of SFB. This shows that CuSc has great potential as a liner and barrier-free interconnect material.
The second part studied SAMs processing using decyltrimethoxysilane (DTMOS) in vapor phase at different temperatures. SAMs were formed on the porous low-k films by the effects of the formation SAMs on the electrical characteristics and reliability of the porous low-k films were characterized. With DTMOS vapor treatment at 50oC~100oC, SAMs were successfully formed onto the porous low-k films, thus enhancing the dielectric breakdown field, failure time, and Cu barrier capacity. Additionally, DTMOS vapor treatment at higher temperatures resulted in larger enhancement and more thermal stability. The formation SAMs was demonstrated to effectively repair the damaged porous low-k film, thus reducing the dielectric constant; although, the bulk dielectric constant was higher than that of the pristine film. To sum up, this study provided a promising SAMs processing derived from DTMOS vapor phase, for ensuring better integrity for the porous low-k films in the advanced technological nodes.

致謝詞 i
摘要 ii
Abstract iii
目次 v
表目次 viii
圖目次 ix
第一章 前言 1
1.1 研究動機 1
1.2 論文架構 2
第二章 文獻回顧 3
2.1 低介電常數 (low-k) 材料簡介 3
2.1.1 低介電常數材料種類 3
2.1.2 低介電常數材料發展 4
2.1.3 低介電常數材料製備方式 5
2.1.4 低介電常數材料特性要求 5
2.1.5 低介電常數材料整合問題 6
2.2 自阻障層介紹 7
2.2.1 自阻障層原理 7
2.2.2 自組障層製程 8
2.2.3 自組障層種類 8
2.3 自組裝單層介紹 10
2.3.1 自組裝單層原理 10
2.3.2 自組裝單層製程方式 11
2.3.3 自組裝單層前驅物選擇 11
2.3.4 自組裝單層應用於內連線 12
2.4 金氧半電容理論基礎 13
2.4.1 金氧半電容結構與特性 13
2.4.2 氧化層缺陷對電容之影響 14
2.4.3 應力對電容之影響 15
2.5 介電層可靠度 16
2.5.1 介電層可靠度原理 16
2.5.2 介電層可靠度測試方法 16
2.5.3 介電層可靠度特性 16
第三章 實驗方法 22
3.1 材料的準備與備製 22
3.1.1 矽基板 (Si) 的準備 22
3.1.2 二氧化矽 (SiO2) 介電材料的備製 22
3.1.3 多孔低介電常數 (low-k) 介電材料的備製 22
3.1.4 銅鈧 (CuSc) 合金的沉積 22
3.1.5 自組裝單層 (SAMs) 的沉積 23
3.1.6 蒸鍍製程 23
3.1.7 退火製程 23
3.2 測試元件的結構 24
3.2.1 金屬導線結構的製作 24
3.2.2 金氧半 (MOS) 電容元件的製作 24
3.3 材料分析 24
3.3.1 厚度分析 24
3.3.2 水接觸角分析 24
3.3.3 傅立葉轉換紅外光譜 (Fourier-transform infrared spectroscopy, FTIR ) 25
3.3.4 原子力顯微鏡 (Atomic force microscope, AFM) 25
3.3.5 X射線光電子能譜 (X-ray photoelectron spectroscopy, XPS) 25
3.3.6 掃描電子顯微鏡 (Scanning Electron Microscope, SEM) 26
3.3.7 穿透電子顯微鏡 (Transmission electron microscope,TEM ) 26
3.4 電性及可靠度量測 26
3.4.1 C-V 量測 26
3.4.2 I-V 量測 27
3.4.3 電阻量測 27
3.4.4 電應力測試 27
3.4.5 依時性介電崩潰 (TDDB) 量測 27
3.4.6 電致遷移 (Electromigration) 量測 27
第四章 結果與討論 30
4.1 CuSc 自組障層 30
4.1.1 材料分析 30
4.1.2 C-V 特性 30
4.1.3 I-V 特性 31
4.1.4 TDDB特性 32
4.1.5 電應力特性 33
4.1.6 電阻特性 34
4.1.7 電致遷移特性 34
4.2 自組裝單層 35
4.2.1 厚度 35
4.2.2 水接觸角 35
4.2.3 FTIR分析 36
4.2.4 AFM 分析 36
4.2.5 XPS 分析 37
4.2.6 C-V特性 38
4.2.7 I-V特性 39
4.2.8 TDDB特性 39
4.2.9 電應力測試 40
4.2.10 熱應力測試 41
4.2.11 附著力測試 43
第五章 結論與未來方向 73
5.1 結論 73
5.1.1 CuSc自阻障層 73
5.1.2 自組裝單層 73
5.2 未來方向 74
Reference 75

[表4-1] 多孔性 low-k 主要 FTIR 鍵結吸收峰積分面積與比值。 44
[表4-2] FTIR主要鍵結吸收峰波長位置。 44
[表4-3] 經過不同溫度 DTMOS 蒸氣及退火處理後之平方和粗糙度。 45
[表4-4] 多孔 low-k 薄膜表面的元素組成及比例。 45
[表4-5] XPS 碳之各種結合能和所占面積。 46
[表4-6] XPS 氧之各種結合能和所占面積。 47
[表4-7] XPS 矽之各種結合能和所占面積。 48
[表4-8] 經膠帶拉力測試後，銅電極被撕除的點數。 49

[圖2-1] 訊號延遲時間與技術節點的關係圖。 17
[圖2-2] low-k 材料分類。 17
[圖2-3] (a)自組障層製程使用物理氣相沉積技術 (b) 自組障層製程使用ECP-Cu 法。 18
[圖2-4] 自組裝單層形成步驟。 19
[圖2-5] 自組裝分子結構。 19
[圖2-6] MOS 剖面結構圖。 20
[圖2-7] p 型Si 為基底所構成的 n-MOS 電容器之 C-V 特性圖。 20
[圖2-8] n 型Si 為基底所構成的p-MOS 電容器之 C-V 特性圖。 21
[圖2-9] n-MOS 電容器上有不同極性電荷累積時，C-V 圖偏移示意圖。 21

[圖3-1] UDS 電漿設備示意圖。 28
[圖3-2] 金屬導線結構圖。 28
[圖3-3] MOS 製作流程圖。 29
[圖3-4] N型 MOS 電容器上有不同極性電荷累積時，C-V 圖偏移示意圖。 29

[圖4-1] SiO2 薄膜上銅和銅(鈧)合金薄膜退火前後的 SEM 圖。 50
[圖4-2] TEM 剖面圖；(a)銅(鈧)合金/SiO2 ；(b) 425℃ 退火後銅(鈧)合金/SiO2 ；(c) 425℃ 退火後銅/SiO2。 51
[圖4-3] 退火前後的銅(鈧)合金電極的MOS其累積區電容值隨電極面積的變化圖。 52
[圖4-4] 退火前後銅(鈧)合金電極的MOS的 k 值。 52
[圖4-5] 退火前後銅(鈧)合金為上電極的MOS的 C-V 圖。 53
[圖4-6] 銅(鈧)合金為上電極的MOS退火前後 I-E 圖。 53
[圖4-7] 銅(鈧)合金為上電極的MOS退火前後崩潰電場。 54
[圖4-8] 銅(鈧)合金為電極的MOS電容器，退火前後 TDDB I-t圖比較。 54
[圖4-9] 銅(鈧)合金為電極的MOS電容器，退火前後 TDDB 崩潰時間隨電場的變化圖。 55
[圖4-10] 退火前後的銅(鈧)合金為電極的MOS 元件，在不同電壓的電應力，其崩潰電壓減少比例比較圖 (電應力時間為103 s)。 55
[圖4-11] 退火前後的銅(鈧)合金為電極的MOS 元件，累積區電容值隨電應力時間的變化圖(電應力電壓為 +60 V)。 56
[圖4-12] 退火前後的銅(鈧)合金為電極的MOS 元件，在不同電壓應力下，平帶電壓偏移隨電應力時間的變化圖。 56
[圖4-13] 不同長度銅(鈧)合金金屬導線，退火前後的電阻值比較圖。 57
[圖4-14] 銅(鈧)合金金屬導線退火前後的I-V 圖 (導線長度為1 cm)。 57
[圖4-15] 銅(鈧)合金金屬導線退火前後電致遷移失效時間隨電流的變化圖。 58
[圖4-16] 經過不同溫度和時間 DTMOS 蒸氣處理後，多孔 low-k 薄膜厚度的變化圖。 58
[圖4-17] 經過不同溫度和時間 DTMOS 蒸氣處理後，多孔 low-k 薄膜水接觸角的變化圖。 59
[圖4-18] 原始多孔 low-k薄膜、經過 O2-plasma 處理、及經過不同溫度 DTMOS 蒸氣處理的樣品 FTIR 的頻譜圖。 59
[圖4-19] 原始多孔 low-k、經過 O2-plasma 處理、及經過不同溫度 DTMOS 蒸氣處理的樣品表面形貌圖。 60
[圖4-20] 原始多孔 low-k薄膜、經過 O2-plasma 處理、及經過不同溫度 DTMOS 蒸氣處理 (a) 碳元素之 XPS 能譜 (b) 氧元素之 XPS 能譜 (c) 矽元素之 XPS 能譜。 63
[圖4-21] 經過不同溫度和時間 DTMOS 蒸氣處理後，具有多孔 low-k 薄膜的MOS電容器的 C-V 圖。 64
[圖4-22] 經過不同溫度和時間 DTMOS 蒸氣處理後，具有多孔 low-k 薄膜的MOS電容器的平帶電壓圖。 64
[圖4-23] 經過不同溫度和時間 DTMOS 蒸氣處理後，具有多孔 low-k 薄膜的MOS電容器的 I-V 圖。 65
[圖4-24] 經過不同溫度和時間 DTMOS 蒸氣處理後，具有多孔 low-k 薄膜的MOS電容器的崩潰電場圖。 65
[圖4-25] 具有不同條件處理的處理後多孔 low-k 薄膜的MOS電容器，TDDB測試之 I-t 圖。 66
[圖4-26] 具有不同條件處理的多孔 low-k 薄膜的MOS電容器崩潰時間隨施加電場的變化圖。 66
[圖4-27] (a) 多孔 low-k 薄膜在電場為 +1.55 MV/cm 的應力下，C-V圖形隨施加電應力時間的變化圖。 67
[圖4-28] (b) 經過100oC DTMOS 蒸氣處理後的多孔 low-k 薄膜在電場為+1.55 MV/cm 的應力下，C-V圖形隨施加電應力時間的變化圖。 67
[圖4-29] 多孔 low-k 薄膜及經過100oC DTMOS 蒸氣處理後的多孔 low-k 薄膜在電場為 +1.55 MV/cm 的應力下，平帶電壓隨施加電應力時間的偏移量。 68
[圖4-30] 經過不同溫度 DTMOS 蒸氣處理後的多孔 low-k 薄膜在不同正電場下，平帶電壓的偏移量。 68
[圖4-31] 經過不同溫度 DTMOS 蒸氣處理後的多孔 low-k 薄膜在不同負電場下，平帶電壓的偏移量。 69
[圖4-32] 經過不同溫度和時間 DTMOS 蒸氣處理後，具有多孔 low-k 薄膜的MOS電容器退火前後的累積區電容值比較圖。 69
[圖4-33] 經過不同溫度和時間 DTMOS 蒸氣處理後，具有多孔 low-k 薄膜的MOS電容器退火前後的k 值比較圖。 70
[圖4-34] 經過不同溫度和時間 DTMOS 蒸氣處理後，具有多孔 low-k 薄膜的MOS電容器退火後的平帶電壓偏移圖。 70
[圖4-35] 經過不同溫度和時間 DTMOS 蒸氣處理後，具有多孔 low-k 薄膜的MOS電容器退火前後的崩潰電場比較圖。 71
[圖4-36] 經過不同溫度和時間 DTMOS 蒸氣處理後，具有多孔 low-k 薄膜的MOS電容器退火前後的TDDB I-t圖。 71
[圖4-37] 經過不同溫度和時間 DTMOS 蒸氣處理後，具有多孔 low-k 薄膜的MOS電容器退火後崩潰時間隨電場的變化圖。 72

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