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臺灣博碩士論文加值系統

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研究生:林郁勝
研究生(外文):Yu-Sheng Lin
論文名稱:使用FPGA實現基於類神經網路之心電圖身份辨識系統
論文名稱(外文):FPGA-implemented Personal Identification with ECG Signals Based on Artificial Neural Network
指導教授:施鴻源
指導教授(外文):Horng-yuan Shih
口試委員:連崇志李世安
口試委員(外文):Chung-Jr LianShih-An Li
口試日期:2022-01-12
學位類別:碩士
校院名稱:淡江大學
系所名稱:電機工程學系碩士班
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2022
畢業學年度:110
語文別:中文
論文頁數:71
中文關鍵詞:定點數軟硬體協同設計辨識身份DNNFPGAECG
外文關鍵詞:DNNFPGAfixed pointshardware co-designECGpersonal identification
相關次數:
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本論文提出使用現場可程式化邏輯閘陣列(FPGA, Field Programmable Gate Array)實現使用心電圖進行身份辨識之系統。心電圖訊號由P、QRS、T波所組成具有因人而異的特徵。此系統以DNN為模型使用心電圖資料訓練,包含一層輸入層一層隱藏層一層輸出層,經軟硬體設計推論運算後與軟體驗算結果可得準確率約為99%,辨識率約為98%。之後將最後輸出層移除後即可得到具有提取心電圖特徵向量之類神經網路,將訓練集以內資料與訓練集外之資料進行特徵向量內積,與訓練集內資料相互特徵向量內積值所設之閥值(Threshold)進行軟體運算比對後可得準確率約為99%。
本論文首先將心電圖訊號進行濾波,移除掉原始心電圖訊號中之雜訊,再將連續的心電圖訊號分切成每單位心率之分段資料,以R-peak為心率的中心點,對其取R-peak之前後180個採樣點,將每一個數據進行標準化至1到-1之間。最後將資料進行DNN之全連接層訓練。訓練完成後導出權重與偏置與輸入矩陣之參數以Matlab進行資料轉換為32位元16進制並以Quartus進行硬體結合Nios II軟體協同設計使用100M與50M雙時脈設計運算時間為1.09434ms。
FPGA-implemented personal identification with ECG signals based on artificial neural network is presented in this paper. ECG signals have features which are different from one person to another, and its consist of P waves, QRS waves, T waves. This system uses DNN as a model for training with ECG data, including an input layer, a hidden layer and an output layer. Using hardware software co-design could get the accuracy rate which is about 99% and the recognition rate is about 98%.ECG feature vector can be obtained by removing the last output layer ,When I compared the feature vector inner product of the data within the training set divided by the data which is the feature vector inner product of the data outside the training set with the feature vector inner product of the data within the training set divided by the data which is the feature vector inner product of the data within the training set, I can get the recognition rate which is about 99
%.
At first, the ECG signals are filtered to remove the noise in the original ECG signal, and then the continuous ECG signal is divided into segment data per unit heart rate, and the R-peak is the center point of the heart rate between 180 sample points and 180 sample points, then normalized each data to between 1 and -1. Finally, the data is trained on the fully connected layer of DNN. After the training is completed, the derived weights, biases and input parameters are converted to 32-bit hexadecimal with Matlab, and Quartus is used for hardware and Nios II software co-design. The processing time of the proposed system is 1.09434 ms under dual-clock operation that have clock rate of 50 MHz, and clock rate of 100 MHZ.
目錄

中文摘要......................................II
英文摘要......................................III
目錄..........................................IV
圖目錄........................................VII
表目錄........................................XI
符號對照表.....................................XII
中英文對照表...................................XIII
第一章 緒論....................................1
1.1 研究背景..................................1
1.2 研究動機..................................2
1.3 論文架構..................................3
第二章 系統平台介紹............................4
2.1 DE2-115多媒體開發平台.....................4
2.2 NIOS II processor & Qsys &Avalon Bus.....8
第三章 應用類神經網路擷取心電圖特徵..............14
3.1 心電圖介紹................................14
3.1.1 MIT-BIH 心電圖資料庫...................16
3.1.2 R Peak 偵測...........................18
3.2 全連接層神經網路模型.......................21
3.2.1 類神經網路介紹.........................22
3.2.2 模型建置...............................27
第四章 心電圖身分辨識硬體化實現..................31
4.1 軟硬體協同設計.............................31
4.1.1 Avalon Master 模組架構與訊號............32
4.1.2 Avalon Slave 模組架構與訊號.............35
4.2 本文使用架構與模式.........................38
4.2.1 資料緩衝區架構..........................41
4.2.2 處理單元架構............................44
第五章 實作結果.................................53
5.1 硬體電路訊號分析............................53
5.1.1 資料傳送模組訊號分析.....................53
5.1.2 運算單元訊號分析.........................55
5.2 運算成果展示...............................56
5.3 硬體資源分析...............................64
第六章 結論與未來展望...........................67
參考文獻 .......................................69

圖目錄
圖 2.1 DE2-115樣品[5]...........................6
圖 2.2 DE2-115腳位接口[5].......................7
圖 2.3 FPGA和SDRAM連接模式[5]....................7
圖 2.4 Qsys系統接線介面圖........................9
圖 2.5 NIOS介面.................................9
圖 2.6 Qsys 系統架構圖[6].......................10
圖 2.7匯流排架構比較[7]..........................11
圖 2.8 Master 模組及訊號[7]......................11
圖 2.9 Slave 模組及訊號[7].......................12
圖 2.10 系統平台流程圖...........................13
圖 3.1心電圖紀錄圖表.............................15
圖 3.2心電圖訊號.................................16
圖 3.3 標籤L疾病之心電圖範例......................17
圖 3.4資料庫提供之原心電圖[15]....................19
圖 3.5 R Peaks濾波放大圖.........................20
圖 3.6 R Peaks 偵測過程與成果.....................21
圖 3.7 DNN模型...................................22
圖 3.8全連接層示意圖..............................23
圖 3.9訓練模型損失函數結果呈現圖...................24
圖 3.10 Softmax示意圖............................25
圖 3.11心律不整心電圖[15].........................25
圖 3.12擷取兩位健康受試者心電圖比較................26
圖 3.13 ReLU 示意圖..............................27
圖 3.14訓練成果...................................27
圖 3.15身份辨識訓練準確率..........................28
圖 3.16減少隱藏層與神經元後之模型設定與訓練準確率數據29
圖 3.17減少隱藏層後身分辨識準確率..................29
圖 4.1 Master 模組與訊號[19]......................32
圖 4.2 Master端訊號寫入模式[20]...................33
圖 4.3 Master端訊號讀取模式[20]...................34
圖 4.4 Slave 模組與訊號[19].......................35
圖 4.5 Slave訊號寫入模式[20]......................36
圖 4.6 Slave端訊號讀取模式[20]....................37
圖 4.7系統架構圖..................................39
圖 4.8系統流程圖..................................40
圖 4.9 DCFIFO 架構圖.............................43
圖 4.10串列轉並列暫存器之模組架構圖.................43
圖 4.11串列轉並列暫存器之模擬圖.....................44
圖 4.12處理單元架構圖..............................45
圖 4.13定點數表示法................................46
圖 4.14乘法器流程示意圖............................49
圖 4.15定點數乘法器模擬圖..........................50
圖 4.16累加器模擬圖................................51
圖 4.17加法器模擬圖................................51
圖 5.1全連接層一維資料實時波形圖....................54
圖 5.2 DC FIFO輸出值與所使用時脈數量................54
圖 5.3 SIPO輸出實時波形............................55
圖 5.4定點數乘法器實時波形圖........................55
圖 5.5 ReLU實時波形圖..............................56
圖 5.6硬體電路運算成果(1)...........................56
圖 5.7 硬體電路運算成果(2)..........................57
圖 5.8Matlab驗算結果...............................57
圖 5.9另一位受試者之運算成果(1).....................59
圖 5.10另一位受試者之運算成果(2)....................59
圖 5.11 Matlab 運算成果............................59
圖 5.12 ECG訊號處理並濾波後重疊圖...................62
圖 5.13受試者特徵向量取餘弦相似度計算30次的平均值.....62
圖 5.14閥值(Threshold)與FRR,FAR之關係圖.............63

表目錄
表 3.1 MIT網站上註記模式上不同記號的涵義[12].........18
表 4.1記憶體架構對照表[21]..........................42
表 4.2乘法運算之資料對照表[21]......................46
表 4.3 32位元定點數乘法有效範圍資料表上半部分.........47
表 4.4 32位元定點數乘法有效範圍資料表下半部分.........48
表 5.1特徵矩陣內積值................................61
表 5.2本文硬體資源之資料對照表.......................65
表 5.3只使用Avalon Bus硬體資源對照表.................66
[1]Lauro Rizzatti , A Breakthrough in FPGA-Based Deep Learning Inference, URL:
https://www.eeweb.com/a-breakthrough-in-fpga-based-deep-learn
ing-inference/, accessed 2021/11.
[2]Terasic, IP Core, URL:https://www.terasic.com.tw/cgi-bin/page/archive.
pl?Language=Taiwan&No=144, accessed 2021/11.
[3]Terasic, Altera 多媒體發展平台 DE2-115,
URL:https://www.terasic.com.tw/cgi-bin/page/archive.pl?Language=Ta
iwan&CategoryNo=171&No=542, accessed 2021/11.
[4]友晶科技網址,URL:https://www.terasic.com.tw/, accessed 2021/11.
[5]Intel, Altera DE2-115 User Manual,2012.
[6]Altera Corporation, Avalon Bus Specification Reference Manual,2003.
[7]李世安,即時目標影像追蹤之SOPC設計,淡江大學電機工程研究所博士論文(指導教授:翁慶昌),2008。
[8]S. Yin, et al., "A 1.06 μW smart ECG processor in 65 nm CMOS for Real-Time Biometric Authentication and Personal Cardiac Monitoring,"IEEE JOURNAL OF SOLID-STATE CIRCUITS, vol. 54, no.8, August 2019.
[9]Haler, Malcolm S., M.D. (2019). The Only EKG Book Youll Ever Need. (11th ed.). Malcolm/LWW.
[10]Roland X. Stroobandt. (2016). ECG from Basics to Essentials Step by Step. Stroobandt /Wiley-Blackwell
[11]PhysioNet, MIT-BIH Arrhythmia Database,
URL:https://physionet.org/content/mitdb/1.0.0/, accessed 2021/11.
[12]PhysioNet, Physio Bank Annotations ,
URL:https://archive.physionet.org/physiobank/annotations.shtml
, accessed 2021/11.
[13]Moody GB, Mark RG. The impact of the MIT-BIH Arrhythmia Database. IEEE Eng in Med and Biol 20(3):45-50 (May-June 2001). (PMID: 11446209)
[14]Goldberger, A., Amaral, L., Glass, L., Hausdorff, J., Ivanov, P. C., Mark, R., ... & Stanley, H. E. (2000). PhysioBank, PhysioToolkit, and PhysioNet: Components of a new research resource for complex physiologic signals. Circulation [Online].pp. e215–e220.
[15]PhysioNet, PhysioNet ATM,URL:https://archive.physionet.org/cgi-bin/
atm/ATM
[16]謝景棠、謝廣霖、洪國銘、吳家榮、Hsieh, Ching-tang、Hsieh, K. L.、Hung, Kuo-ming、Wu, Jia-long 「基於混合訊號處理的嵌入式霍特心電圖機設計」,龍華科技大學學報,(民94) ,頁119-132。
[17]齋藤康毅、《Deep Learning|用Python進行深度學習的基礎理論實作》,初版19刷,台北市南港區三重路66號7樓之6、碁峰資訊股份有限公司,ISBN:978-986-476-484-6,2020年出版。
[18]朱永青,以軟硬體協同設計之混和型即時影像多目標物體追蹤系統,國立臺灣師範大學應用電子科技學系碩士論文 (指導教授:許陳鑑博士),2014。
[19]Altera Corporation, Avalon Bus Specifications, Document Version 1.2,2009.
[20]Altera Corporation, Avalon Bus Specifications, March, 2008.
[21]李胤誠,卷積神經網路之硬體加速器設計,淡江大學電機工程學系機器人工程碩士班碩士論文,(指導教授:李世安博士),2021。
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