臺灣博碩士論文加值系統

致謝 i
摘要 ii
Abstract iii
目錄 iv
圖目錄 viii
表目錄 xv
第一章 緒論 1
1.1 研究動機 1
1.2 論文研究貢獻 2
1.2.1 Ka-Band 0.15-μm GaAs Power Amplifier 2
1.2.2 Ka-Band 65-nm CMOS Power Amplifier 3
1.2.3 K/Ka-Band 0.15-μm GaN Switchless Bidirectional PA-LNA 3
1.3 章節規劃 3
第二章 射頻前端電路簡介 4
2.1 功率放大器簡介 4
2.2 功率放大器相關規格參數 4
2.2.1 散射係數 S-Parameters 4
2.2.2 輸出功率 Output Power 5
2.2.3 功率轉換效率 6
2.2.4 增益 ( Gain ) 與增益平坦度 ( Gain Flatness ) 6
2.2.5 線性度 7
2.2.6 功率放大器分類 8
2.3 低雜訊放大器簡介 9
2.4 低雜訊放大器 ( LNA) 相關規格參數 9
2.4.1 增益 ( Gain ) 9
2.4.2 雜訊指數 ( Noise Figure , NF ) 10
2.4.3 頻寬 ( Bandwidth )、增益平坦度 ( Gain Flatness ) 10
2.4.4 輸入、輸出反射係數 （Input and Output Return loss） 10
2.4.5 線性度（Linearity） 11
2.4.6 穩定度（Stability） 11
第三章 Ka-Band 0.15-μm GaAs Power Amplifier 12
3.1 簡介 ( Introduction ) 12
3.2 功率預算 13
3.3 偏壓條件以及電晶體尺寸選擇 14
3.4 Load Pull 最佳負載阻抗 17
3.4.1 最佳負載與共扼匹配 17
3.4.2 Load Pull 與最佳負載阻抗點 18
3.5 功率放大器電路架構 19
3.5.1 輸出匹配網路設計 20
3.5.2 輸入匹配網路 25
3.6 整體模擬結果 28
3.6.1 整體晶片佈局圖 29
3.6.2 小訊號模擬結果 30
3.6.3 大訊號模擬結果 31
3.6.4 OIP3線性度模擬 32
3.6.5 穩定度模擬 34
3.7 實體晶片量測結果 34
3.7.1 量測架設與結果 34
3.7.2 小訊號量測架設 36
3.7.3 大訊號量測架設 36
3.7.4 小訊號量測結果 37
3.7.5 大訊號量測結果 38
3.8 結論 41
第四章 Ka-Band 65nm CMOS Power Amplifier 44
4.1 簡介 44
4.1.1 直接並聯結合 45
4.1.2 耦合器結合 46
4.1.3 變壓器結合 47
4.2 功率預算 52
4.3 偏壓條件及電晶體尺寸選擇 53
4.3.1 偏壓條件及電晶體尺寸 53
4.3.2 Neutralization Technique 58
4.4 整體電路架構 62
4.4.1 輸出端變壓器設計 65
4.4.2 輸入端變壓器設計 73
4.5 整體模擬結果 76
4.5.1 整體電路架構與 Layout 76
4.5.2 小訊號模擬結果 78
4.5.3 大訊號模擬結果 79
4.6 實體晶片量測結果 82
4.6.1 量測架設與結果 82
4.6.2 小訊號量測架設 83
4.6.3 大訊號量測架設 84
4.6.4 小訊號量測結果 85
4.6.5 大訊號量測結果 87
4.6.6 IP3線性度模擬與量測 89
4.7 結論 91
第五章 K/Ka-Band 0.15-μm GaN Switchless Biderectional PA-LNA 93
5.1 簡介 94
5.2 功率放大器設計 95
5.2.1 功率預算 ( Power budget ) 95
5.2.2 偏壓條件及電晶體尺寸選擇 97
5.2.3 Load Pull 與最佳負載阻抗點 101
5.2.4 整體功率放大器電路架構 105
5.2.5 輸出級放大器設計 ( Output Stage Design ) 105
5.2.6 輸出級放大器模擬結果 111
5.2.7 驅動級放大器設計 ( Driver Stage Design ) 113
5.3 低雜訊放大器設計 ( Low Noise Amplifier ) 117
5.3.1 Introduction 118
5.3.2 電路設計 ( Circuit Design ) 118
5.3.3 第二級低雜訊放大器設計 130
5.4 整體電路架構與模擬結果 134
5.4.1 LNA 輸出級與 PA 輸入級匹配電路 134
5.4.2 整體架構與模擬結果 139
5.5 實體晶片量測架設與結果 146
5.5.1 整體量測架設 147
5.5.2 小訊號量測結果 148
5.5.3 大訊號量測結果 151
5.5.4 IP3線性度模擬與量測 153
5.6 結論 156
第六章 結論 159


5圖目錄
圖 1.1 無線通訊收發機系統方塊圖 1
圖 2.1 雙埠網路示意圖 4
圖 2.2 輸入輸出出功率關係圖 5
圖 2.3 Power Amplifier IP3 7
圖 2.4 交互調變失真 (IMD) 頻譜示意 11
圖 3.1 功率預算示意圖 13
圖 3.2 8Fingers x 120μm 電晶體之 MSG/MAG 和穩定度模擬圖 15
圖 3.3 8Fingers x 120μm 電晶體 I-V Curve 15
圖 3.4 8Fingers x 120μm 電晶體 gm 和 Ids模擬圖 16
圖 3.5 最佳負載匹配與共扼匹配 18
圖 3.6 共扼匹配示意圖 18
圖 3.7 22 – 30GHz 最佳負載阻抗點 19
圖 3.8 整體電路架構圖 20
圖 3.9 功率放大器輸出級架構 20
圖 3.10 Bias Feed 傳輸線 Layout 21
圖 3.11 First Bypass 特性 22
圖 3.12 Bypass 與 DC Block Layout 22
圖 3.13 LC共振電路在史密斯圖的響應 23
圖 3.14 整體輸出匹配網路 Layout 24
圖 3.15 輸出匹配網路頻率響應 24
圖 3.16 RC High Pass 對增益平坦度及穩定度的影響 25
圖 3.17 RC 高通濾波器佈局圖與元件值 26
圖 3.18 輸入匹配網路架構 27
圖 3.19 輸入匹配網路損耗 27
圖 3.20 整體電路架構圖 28
圖 3.21 整體晶片佈局 29
圖 3.22 小訊號模擬圖 30
圖 3.23 Pout、Gain、PAE @ 27GHz 31
圖 3.24 功率放大器大訊號寬頻特性 32
圖 3.25 28GHz時 OIP3 模擬結果 33
圖 3.26 OIP3 寬頻特性 33
圖 3.27 功率放大器穩定度模擬 34
圖 3.28 功率放大器實體晶片圖 35
圖 3.29 量測用晶片偏壓電路 PCB 35
圖 3.30 小訊號量測架設 36
圖 3.31 直流電源共應器、外掛放大器、SG 37
圖 3.32 探針台、頻譜分析儀、電腦控制介面 37
圖 3.33 小訊號量測結果 38
圖 3.34 功率放大器 27GHz 大訊號量測結果 39
圖 3.35 功率放大器大訊號寬頻特性 39
圖 3.36 功率放大器 OIP3 量測結果 40
圖 3.37 輸出匹配網路有問題處 41
圖 3.38 考慮電晶體寄生效應 EM 41
圖 3.39 Fit 之小訊號參數結果 42
圖 3.40 電容替換為開路傳輸線之結果 42
圖 4.1 直接並聯式架構 45
圖 4.2 耦合器匹配架構 46
圖 4.3 變壓器單端差動轉換示意圖 47
圖 4.4 變壓器架構功率放大器示意圖 (a) Voltage Combine (b) Current Combine 48
圖 4.5 電壓與電流結合變壓器之寄生電容對電流路徑影響 50
圖 4.6 功率預算圖 52
圖 4.7 3μm x 30Fingers 電晶體之MSG/MAG 以及穩定度模擬 54
圖 4.8 3μm x 30 Fingers DC-IV Curve 54
圖 4.9 3μm x 30 Fingers 電晶體之 Gm、Ids 模擬圖 55
圖 4.10 電晶體尺寸1 x 3μm x 60f 與 2 x 3μm x 30f 之模擬 MSG / MAG 與 穩定度 56
圖 4.11 功率放大器差動對電路架構 57
圖 4.12 Cross Couple Capacitors CN 59
圖 4.13 Neutralization 電容 CN 對增益及穩定度之模擬 60
圖 4.14 Neutralization Capacitor Layout 61
圖 4.15 47fF Neutralization Capacitor 3D結構圖 61
圖 4.16 Power Cell 架構圖 62
圖 4.17 26GHz Load Pull 模擬圖 63
圖 4.18 38GHz Load Pull 模擬圖 64
圖 4.19 48GHz Load Pull 模擬圖 64
圖 4.20 28、38、48GHz Load Pull 結果 65
圖 4.21 Signal PAD 輸入阻抗模擬示意圖 66
圖 4.22 經過 PAD 之後負載阻抗之變化 67
圖 4.23 經過 PAD 之後附載阻抗再史密斯圖的變化 67
圖 4.24 輸出端變壓器 3-D結構圖 Top View 68
圖 4.25 輸出端變壓器 3-D結構圖 Bottom View 69
圖 4.26 一次、二次側變壓器之電感值與匝數比 69
圖 4.27 變壓器Q值 70
圖 4.28 輸出級變壓器之損耗 71
圖 4.29 未加入電容之變壓器史密斯圖 71
圖 4.30 加入電容共振之變壓器架構 72
圖 4.31 加入電容共振之變壓器史密斯圖 72
圖 4.32 將輸入阻抗設置為最佳負載阻抗之頻率響應 73
圖 4.33 輸入阻抗實部 74
圖 4.34 Power Cell 輸入反射係數史密斯圖 74
圖 4.35 輸入端變壓器之 S參數結果 75
圖 4.36 整體電路架構圖 77
圖 4.37 整體電路之 Layout 77
圖 4.38 整體電路小訊號模擬結果 78
圖 4.39 整體電路之穩定度模擬 79
圖 4.40 28GHz大訊號模擬 80
圖 4.41 38GHz大訊號模擬 80
圖 4.42 48GHz大訊號模擬 81
圖 4.43 22 – 50GHz 寬頻大訊號特性 81
圖 4.44 CMOS功率放大器實體晶片圖 82
圖 4.45 量測用晶片偏壓電路 PCB 83
圖 4.46 小訊號量測架設 84
圖 4.47 大訊號量測整體架設 85
圖 4.48 小訊號量測結果 86
圖 4.49 功率放大器 28GHz 大訊號量測結果 87
圖 4.50 功率放大器 34GHz 大訊號量測結果 87
圖 4.51 功率放大器 38GHz 大訊號量測結果 88
圖 4.52 功率放大器 48GHz 大訊號量測結果 88
圖 4.53 功率放大器大訊號寬頻特性 89
圖 4.54 28GHz 之 IP3 模擬結果 90
圖 4.55 寬頻 OIP3 模擬結果 91
圖 5.1 功率預算圖 95
圖 5.2 電晶體尺寸 2Fingers x 30μm 之 MSG/MAG/穩定度 96
圖 5.3 電晶體尺寸 2Fingers x 100μm 之 MSG/MAG/穩定度 97
圖 5.4 2Fingers x 100μm 電晶體之 DC-IV Curve 98
圖 5.5 2Fingers x 100μm 電晶體之 Gm、Ids 模擬圖 99
圖 5.6 2Fingers x 30μm 電晶體之 DC-IV Curve 100
圖 5.7 2Fingers x 30μm 電晶體之 Gm、Ids 模擬圖 101
圖 5.8 27 – 31GHz Load Pull 結果圖 102
圖 5.9 27GHz Load Pull 結果圖 102
圖 5.10 28GHz Load Pull 結果圖 103
圖 5.11 29GHz Load Pull 結果圖 103
圖 5.12 30GHz Load Pull 結果圖 104
圖 5.13 31GHz Load Pull 結果圖 104
圖 5.14 整體架構示意圖 105
圖 5.15 最佳附載阻抗點 105
圖 5.16 輸出級放大器架構 106
圖 5.17 Bias Feed 傳輸線 Layout 107
圖 5.18 Bypass 與 DC Block Layout 107
圖 5.19 First Bypass 特性 108
圖 5.20 輸出匹配網路在史密斯圖的響應 108
圖 5.21 輸出匹配網路損耗 109
圖 5.22 輸出匹配網路頻率響應 109
圖 5.23 放大器輸出端架構與 Layout 110
圖 5.24 輸出級放大器小訊號模擬結果 111
圖 5.25 輸出級放大器大訊號模擬@28GHz 112
圖 5.26 輸出級放大器寬頻大訊號模擬 112
圖 5.27 放大器級間匹配示意圖 113
圖 5.28 輸出級 S11、驅動級 ΓML 113
圖 5.29 放大器級間匹配架構 114
圖 5.30 級間匹配電路損耗 114
圖 5.31 級間匹配電路反射係數 115
圖 5.32 驅動級放大器S參數 116
圖 5.33 驅動級放大器大訊號模擬結果 @ 28GHz 116
圖 5.34 驅動級放大器寬頻大訊號模擬結果 117
圖 5.35 不同尺寸下電晶體之 Max Gain、NFMIN 模擬 119
圖 5.36 5V-VDD 下閘級電壓變化對 Max Gain、NFMIN 之影響 119
圖 5.37 2Fingers x 50μm 電晶體之 DC-IV 曲線 120
圖 5.38 2Fingers x 50μm 電晶體在不同閘級電壓下之轉導與電流 120
圖 5.39 2Fingers x 50μm 電晶體之 MSG、Stable Factor 122
圖 5.40 不同的源級退化電感值對增益、穩定度之模擬 122
圖 5.41 不同的源級退化電感值對增益、NFMIN 之模擬 123
圖 5.42 不同的源級退化電感值對 S11* 與 Sopt 影響 123
圖 5.43 輸入級放大器架構 124
圖 5.44 最佳雜訊阻抗、共扼匹配阻抗點 125
圖 5.45 輸入阻抗匹配 125
圖 5.46 輸入級放大器架構 126
圖 5.47 輸入匹配電路 Layout 126
圖 5.48 輸入匹配網路匹配結果 127
圖 5.49 匹配網路損耗 128
圖 5.50 共扼負載之匹配網路匹配結果 128
圖 5.51 輸入級放大器 S參數 129
圖 5.52 輸入級放大器 NFMIN 129
圖 5.53 放大器級間匹配示意圖 130
圖 5.54 輸入級放大器S22、第二級放大器ΓMS 130
圖 5.55 低雜訊放大器級間匹配架構 131
圖 5.56 級間匹配電路損耗 131
圖 5.57 級間匹配電路反射係數 132
圖 5.58 兩級低雜訊放大器 S參數 133
圖 5.59 兩級低雜訊放大器NFMIN 133
圖 5.60 二級低雜訊放大器 S22 模擬 134
圖 5.61 LNA 輸出匹配電路 Layout 135
圖 5.62 LNA 輸出匹配網路 S參數與損耗模擬 135
圖 5.63 功率放大器輸入端反射係數模擬 136
圖 5.64 功率放大器輸入匹配網路 Layout 137
圖 5.65 PA 輸入匹配網路損耗 137
圖 5.66 PA 輸入匹配網路 S參數模擬 138
圖 5.67 結合後之整體電路S參數 139
圖 5.68 加入帶通濾波器之後整體電路的S參數 139
圖 5.69 LNA雜訊指數模擬 141
圖 5.70 功率放大器大訊號模擬 @ 28GHz 141
圖 5.71 功率放大器大訊號模擬 @ 30GHz 142
圖 5.72 功率放大器寬頻大訊號模擬 @ Pin = 10dBm 142
圖 5.73 低雜訊放大器穩定度模擬 143
圖 5.74 功率放大器穩定度模擬 144
圖 5.75 整體晶片 Layout 144
圖 5.76 整體電路架構圖 145
圖 5.77 K/Ka–Band 0.15-μm GaN Switchless Bidirectional PA-LNA 實體晶片圖 146
圖 5.78 量測用晶片偏壓電路 PCB 146
圖 5.79 整體量測架設 147
圖 5.80 LNA 小訊號量測結果 149
圖 5.81 LNA Noise Figure 量測結果 149
圖 5.82 不同偏壓下 Gain 與 Noise 的變化 150
圖 5.83 PA 小訊號量測結果 150
圖 5.84 功率放大器 28GHz 大訊號量測結果 151
圖 5.85 功率放大器 30GHz 大訊號量測結果 152
圖 5.86 功率放大器寬頻大訊號量測結果 152
圖 5.87 寬頻 OIP3 模擬 153
圖 5.88 28GHz 之 OIP3 模擬結果 154
圖 5.89 28GHz 之 IP3 量測結果 155
6

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