臺灣博碩士論文加值系統

在半導體製程技術不斷的推進下，設計積體電路所面臨的挑戰也與日俱增，其中以如何預防靜電放電(Electrostatic Discharge；ESD)所帶來的危害尤為重要。ESD事件起因是因為不同電位的電荷轉移產生大電流，而大電流通過元件的時間又非常短且足以使元件損壞。現因應市場需求降低元件面積成本同時又提升性能，將元件尺寸越做越小已成為現在的趨勢，但這容易導致內部元件受到ESD瞬間電流的擊穿，造成積體電路傷害損毀。因此本論文針對提升高壓nLDMOS元件ESD防護能力及抗栓鎖效應能力之深入探討。
論文研究上皆採用N型高壓橫向擴散金氧半場效電晶體(nLDMOS)作為ESD防護元件，因LDMOS有較長的漂移區和不同摻雜濃度的井區工程，使其有較高的崩潰電壓，讓LDMOS能廣泛運用在高壓積體電路和ESD防護元件上。nLDMOS也有些缺點，像會發生不均勻導通現象，或是因其保持電壓較低導致元件容易發生栓鎖效應。因此本論文在針對TSMC 0.18-μm BCD製程，會以高壓nLDMOS進行佈局強化設計，並透過傳輸線脈衝系統(TLP)進行測量得到元件重要物理參數，以此來分析元件的ESD防護能力。
本論文針對高壓ESD防護元件設計強化上分為四個部分，第一部分是透過在nLDMOS汲極端嵌入不同濃度的N型Well形成寄生Schottky Diode，以此提升元件保持電壓。第二部分在汲極端嵌入不同濃度的P型Well形成Schottky Diode串接SCR元件，因元件寄生SCR後產生低阻抗的導通路徑，使元件有效提升排放ESD電流能力。但也因此造成保持電壓過低的問題，將透過SCR串接Schottky Diode提升保持電壓，以此達到提升ESD防護能力和抗栓鎖效應能力。第三部分透過將STI嵌入元件汲極端，改變嵌入STI的面積，觀察其隔離面積對ESD能力影響。第四部份在元件源極端寄生不同濃度的Well形成的Schottky Diode，接著改變寄生面積大小，以此觀察在元件導通路徑寄生不同方式的Schottky Diode對ESD防護能力之影響。最後為了測試防護元件在高溫下ESD能力的變化，將待測元件放入KL-68001溫濕度負載箱模擬高溫環境，再透過TLP系統對防護元件模擬高溫下的ESD事件轟擊，分析元件設計調變對高溫環境下抗ESD能力之影響。透過上述四大部分對高壓nLDMOS元件進行結構設計強化改良，以此提升元件ESD防護能力及抗栓鎖效應能力。
在本論文的最後也針對TSMC 0.50μm高壓GaN高電子移動率電晶體(HEMT)進行電性研究，透過調整元件漂移區閘極端和汲極、源極端距離，以此觀察元件輸出電流、臨界電壓等基本電性之變化，另外也縮減漂移區長度，調整元件的適合操作電壓使其能在不同電壓環境下工作。

As semiconductor manufacturing technology continues to shrink, the challenges faced in designing integrated circuits are also increasing day by day. Among these challenges, preventing the damage caused by Electrostatic Discharge (ESD) is particularly important. An ESD event is caused by the transfer of charge between different potentials, resulting in a large current. This large current passes through the component during a very short time, which is sufficient to damage the component. In response to market demand to reduce component area and cost while improving performance, the trend has been to make component sizes increasingly smaller. However, this can easily lead to internal components being damaged by the transient currents of an ESD event, causing harm and failure to the integrated circuits. Therefore, this thesis focuses on the enhancement of ESD protection and latch-up immunity of high-voltage nLDMOS components.
In this research, n-type high-voltage lateral diffused metal-oxide-semiconductor field-effect transistors (nLDMOS) are used as ESD protection devices. Due to their long drift region and well-engineering with varying doping concentrations, LDMOS transistors exhibit higher breakdown voltages, making them widely applicable in high-voltage integrated circuits and ESD protection devices. The nLDMOS also has some drawbacks, such as the occurrence of non-uniform conduction, and a lower holding voltage, which can lead to latch-up effects. Therefore, this thesis focuses on the layout enhancement design of high-voltage nLDMOS in a TSMC 0.18-μm BCD process. The important physical parameters of the component are obtained through measurements using a transmission-line pulse (TLP) system, which are then used to analyze the ESD protection capability of the device.
This study addresses the enhancement of high-voltage ESD protection component design in four parts. The first part involves embedding different concentrations of N-type wells at the drain side of the nLDMOS to form parasitic Schottky diodes, thereby increasing the holding voltage of the component. Furthermore, the second part involves embedding different concentrations of P-type wells at the drain side to form Schottky diodes in series with SCR devices. The parasitic SCR generates a low-impedance conduction path, effectively increasing the device's ability to discharge ESD currents. However, this also results in an issue of low holding voltage. By connecting Schottky diodes in series with the SCR, the holding voltage can be increased, thereby enhancing both the ESD protection capability and latch-up immunity. In the third part, it involves embedding STI at the drain side of the component and varying the embedded STI area to evaluate the effect of the isolation area on ESD capability. Eventually, the fourth part involves forming Schottky diodes with different well concentrations at the source side of the device component then varying the parasitic area size. This is done to study the impact of different parasitic Schottky diodes on the conduction path and their effect on ESD protection capability. Finally, to test the changes in ESD capability of the protection component at high temperatures, the device under test is placed in a KL-68001 temperature and humidity chamber to simulate a high-temperature environment. Then, the TLP system is used to simulate ESD events at high temperatures, analyzing the impact of design modifications on the device's ESD protection capability in such situations. Through these four major parts, the high-voltage nLDMOS component structural designs are enhanced and improved to enhance its ESD protection capability and latch-up immunity.
In the final part of this thesis, the electrical characteristics of TSMC 0.50μm high-voltage GaN high-electron-mobility transistors (HEMTs) are also studied. By adjusting the distances between the gate, drain, and source sides in the component drift region, changes in basic electrical properties such as output current and threshold voltage are observed. Additionally, the drift region length is also reduced, and the component suitable operating voltage is adjusted to enable operation in different applied voltage conditions.

目錄
致謝 i
目錄 iii
圖目錄 vii
表目錄 xvi
摘要 xx
Abstract xxii
1 第一章　概論 1
1.1 研究動機 1
1.2 研究方向 2
1.3 論文架構 2
2 第二章　高壓靜電放電(ESD)防護原理及元件結構介紹 4
2.1 靜電放電防護設計理論 4
2.2 高壓防護元件架構及原理 6
2.2.1 高壓防護元件T18 Si製程 6
2.2.2 N型T50 GaN HEMT製程 7
2.2.3 LDMOS元件架構 7
2.2.4 GaN HEMT元件架構 8
2.3 高壓N型LDMOS多指狀不均勻導通現象 9
2.4 蕭特基二極體(Schottky Diode) 10
2.5 矽控整流器(Silicon Controlled Rectifier) 12
2.6 栓鎖效應(Latch-up Effect) 13
2.7 傳輸線脈衝產生系統(TLP) 14
2.8 溫濕度控制負載箱 15
3 第三章 高壓ESD防護元件結構設計 18
3.1 高壓nLDMOS/GaN HEMT參考組元件 18
3.1.1 0.18μm 高壓 65V nLDMOS 元件參考組 18
3.1.2 0.50μm 高壓GaN HEMT 元件參考組 20
3.2 0.18μm高壓nLDMOS防護元件汲極端不同濃度Well Schottky設計 21
3.2.1 高壓nLDMOS 汲極端環形寄生Schottky調變 21
3.2.2 高壓nLDMOS 汲極端N-Well環形寄生Schottky調變 23
3.2.3 高壓nLDMOS 汲極端HVNW環形寄生Schottky調變 25
3.3 0.18μm高壓nLDMOS防護元件汲極端不同濃度Schottky/SCR設計 27
3.3.0高壓nLDMOS汲極寄生SCR結構 27
3.3.1 高壓nLDMOS汲極環形嵌入HVPB寄生SCR/Schottky調變 28
3.3.2 高壓nLDMOS汲極環形嵌入SH_P寄生SCR/Schottky調變 30
3.4 0.18μm高壓nLDMOS防護元件汲極端嵌入STI設計 32
3.4.1 高壓nLDMOS 汲極端嵌入STI面積調變 32
3.5 0.18μm高壓nLDMOS防護元件汲極端嵌入STI寄生Schottky/SCR設計 34
3.5.1 高壓nLDMOS汲極端嵌入STI寄生Schottky/N+面積比例調變 34
3.5.2 高壓nLDMOS 汲極端寄生Schottky嵌入STI面積比例調變 37
3.5.3 高壓nLDMOS 汲極端寄生Schottky/SCR嵌入STI隔離面積調變 39
3.6 0.18μm高壓nLDMOS防護元件源極端寄生不同濃度Schottky設計 42
3.6.1 高壓nLDMOS 源極端寄生Schottky面積比例調變 42
3.6.2 高壓nLDMOS 源極端寄生嵌入N-Well寄生Schottky面積比例調變 44
3.6.3 高壓nLDMOS 源極端異質接觸面積比例調變 46
3.7 0.5μm 高壓GaN HEMT元件結構設計 49
3.7.1 GaN HEMT閘極端到汲/源極端距離參數調變 49
3.7.2 GaN HEMT漂移區距離與源極端距離參數同時調變設計 51
4 第四章　ESD防護元件測量結果與分析 54
4.1 高壓nLDMOS/GaN HEMT參考組元件 54
4.1.1 0.18μm 高壓 65V nLDMOS 元件參考組 54
4.1.2 0.50μm 高壓GaN HEMT 元件參考組 57
4.2 0.18μm高壓nLDMOS防護元件汲極端不同濃度Well Schottky設計 60
4.2.1 高壓nLDMOS汲極端環形寄生Schottky調變 60
4.2.2 高壓nLDMOS汲極端N-Well環形寄生Schottky調變 63
4.2.3 高壓nLDMOS汲極端HVNW環形寄生Schottky調變 67
4.3 0.18μm高壓nLDMOS防護元件汲極端不同濃度Schottky/SCR設計 71
4.3.1 高壓nLDMOS汲極環形嵌入HVPB寄生SCR/Schottky調變 71
4.3.2 高壓nLDMOS汲極環形嵌入SH_P寄生SCR/Schottky調變 74
4.4 0.18μm高壓nLDMOS防護元件汲極端嵌入STI設計 78
4.4.1 高壓nLDMOS汲極端嵌入STI面積調變 78
4.5 0.18μm高壓nLDMOS防護元件汲極端嵌入STI寄生Schottky/SCR設計 82
4.5.1 高壓nLDMOS汲極端嵌入STI寄生外側Schottky/N+面積比例調變 82
4.5.2 高壓nLDMOS 汲極端寄生Schottky嵌入STI面積比例調變 88
4.5.3 高壓nLDMOS 汲極端寄生Schottky/SCR嵌入STI隔離面積調變 91
4.6 0.18μm高壓nLDMOS防護元件源極端寄生不同濃度Schottky設計 94
4.6.1 高壓nLDMOS 源極端寄生Schottky面積比例調變 94
4.6.2 高壓nLDMOS 源極端嵌入N-Well寄生Schottky面積比例調變 98
4.6.3 高壓nLDMOS源極端異質接觸面積比例調變 102
4.7 0.50μm 高壓GaN HEMT元件結構設計 106
4.7.1 閘極端至汲/源極端距離參數調變 106
4.7.2 GaN HEMT漂移區距離與源極端距離參數同時調變設計 117
5 第五章　高壓nLDMOS防護元件高溫測量結果與分析 123
5.1 高壓nLDMOS防護元件高溫環境測試 123
5.1.1 高壓nLDMOS參考組元件 123
5.2 0.18μm高壓nLDMOS防護元件汲極端不同濃度Well Schottky設計 127
5.2.1 高壓nLDMOS汲極端環形寄生Schottky調變 127
5.2.2 高壓nLDMOS汲極端N-Well環形寄生Schottky調變 131
5.3 0.18μm高壓nLDMOS防護元件汲極端嵌入STI設計 134
5.3.1 高壓nLDMOS汲極端嵌入STI面積調變 134
5.4 0.18μm高壓nLDMOS防護元件源極端寄生不同濃度Schottky設計 139
5.4.1 高壓nLDMOS源極端寄生Schottky面積比例調變 139
5.4.2 高壓nLDMOS源極端嵌入N-Well寄生Schottky面積比例調變 143
6 第六章　結論與未來展望 148
7 參考文獻 151
8 晶片下線紀錄 161
9 研究成果 164

圖目錄
圖 2 1、全晶片防護電路設計結構圖。 5
圖 2 2、ESD防護設計視窗。 6
圖 2 3、0.18μm高壓LDMOS製程步驟流程圖。 6
圖 2 4、0.5μm高壓HEMT製程步驟流程圖。 7
圖 2 5、高壓nLDMOS元件結構圖。 8
圖 2 6、GaN HEMT元件結構圖。 9
圖 2 7、高壓nLDMOS四指狀佈局示意圖。 10
圖 2 8、高壓nLDMOS多指狀結構不均勻導通I-V特性示意圖。 10
圖 2 9、蕭特基二極體與一般二極體電性特性比較圖。 11
圖 2 10、蕭特基二極體元件結構圖。 11
圖 2 11、典型矽控整流器SCR之結構圖。 12
圖 2 12、典型矽控整流器SCR之等效電路圖。 13
圖 2 13、元件栓鎖效應電流導通路徑。 14
圖 2 14、傳輸線脈衝產生系統脈波示意圖。 15
圖 2 15、傳輸線脈衝產生系統測試原理示意圖。 15
圖 2 16、KL-68001溫濕度負載箱。 16
圖 2 17、溫濕度控制負載箱之測試原理示意圖。 16
圖3 1、0.18μm 高壓65V nLDMOS參考組元件(a)結構圖、(b)佈局圖。 19
圖 3 2、0.5μm 高壓12V HEMT參考組元件(a)結構圖(b)佈局圖。 20
圖 3 3、高壓nLDMOS 汲端寄生Schottky Diode結構圖。 21
圖 3 4、高壓nLDMOS 汲極端環形寄生Schottky Diode (a)3D結構圖、(b)佈局示意圖、(c) 各種汲極端佈局示意圖。 23
圖 3 5、高壓nLDMOS 汲極端嵌入N-Well環形寄生Schottky Diode (a) 3D結構圖、 (b)佈局圖 、(c)佈局汲端佈局圖。 24
圖 3 6、高壓nLDMOS 汲極端HVNW環形寄生Schottky Diode (a) 3D結構圖、(b)佈局圖、(c)各種汲極端佈局圖。 26
圖 3 7、高壓nLDMOS 嵌入SCR (a)結構圖、(b)佈局圖。 28
圖 3 8、高壓nLDMOS 汲極環形嵌入HVPB寄生SCR/Schottky調變 (a) 3D結構圖、(b)佈局圖、(c)各種汲極端佈局示意圖。 29
圖 3 9、圖3-9 高壓nLDMOS 汲極環形嵌入SH_P寄生SCR/Schottky調變 (a)3D結構圖、(b)佈局圖、(c)各種汲極端佈局示意圖。 31
圖 3 10、高壓nLDMOS 汲極嵌入STI面積調變 (a)3D結構圖、(b)佈局圖。 33
圖 3 11、高壓nLDMOS汲極外側嵌入STI外側寄生Schottky/N+面積調變 (a)3D結構圖、(b)佈局圖。 35
圖 3 12、高壓nLDMOS汲極外側嵌入STI中心寄生Schottky/N+面積調變 (a)3D結構圖、(b)佈局圖。 36
圖 3 13、高壓nLDMOS汲極端寄生Schottky嵌入STI面積比例調變(a)3D結構圖、(b)佈局圖。 38
圖 3 14、高壓nLDMOS汲極端寄生Schottky/SCR嵌入STI隔離面積調變(a)3D結構圖、(b)佈局圖。 40
圖 3 15、高壓nLDMOS源極端寄生Schottky面積比例調變(a)3D結構圖(b)佈局圖(c)各種源極端佈局示意圖。 43
圖 3 16、高壓nLDMOS源極端寄生嵌入N-Well寄生Schottky面積比例調變(a)3D結構圖、(b)佈局圖、(c)各種源極端佈局示意圖。 46
圖 3 17、高壓nLDMOS源極端異質接觸面積比例調變(a)3D結構圖、(b)佈局圖、(c)各種源極端佈局示意圖。 48
圖 3 18、GaN HEMT閘極端到汲極端距離參數調變(a)結構圖(b)佈局圖。 49
圖 3 19、GaN HEMT閘極端到源極端距離參數調變(a)結構圖、(b)佈局圖。 51
圖 3 20、GaN HEMT漂移區距離參數設計調變(a)結構圖、(b)佈局圖。 52
圖 4 1、高壓nLDMOS各梯次參考組元件之驟回I-V特性曲線圖。 55
圖 4 2、高壓nLDMOS各梯次參考組元件之Vt1 & Vh數據比較圖。 55
圖 4 3、高壓nLDMOS各梯次參考組元件之It2數據比較圖。 56
圖 4 4、高壓nLDMOS各梯次參考組元件之Vbk數據比較圖。 56
圖 4 5、0.50μm 高壓GaN HEMT 元件參考組之輸出I-V特性圖。 58
圖 4 6、0.50μm 高壓GaN HEMT 元件參考組之開啟I-V特性圖。 58
圖 4 7、高壓nLDMOS汲極端環形寄生Schottky調變之等效電路圖(NSN型)。 61
圖 4 8、高壓nLDMOS汲極端環形寄生Schottky Diode調變之驟回I-V特性曲線圖。 61
圖 4 9、高壓nLDMOS汲極端環形寄生Schottky Diode調變之Vt1&Vh趨勢圖。 62
圖 4 10、高壓nLDMOS汲極端環形寄生Schottky Diode調變之It2趨勢圖。 62
圖 4 11、高壓nLDMOS汲極端環形寄生Schottky Diode調變之Vbk趨勢圖。 63
圖4 12、高壓nLDMOS汲極端嵌入N-Well環形寄生Schottky Diode調變等效電路圖。 64
圖 4 13、高壓nLDMOS汲極端嵌入N-Well環形寄生Schottky Diode調變之驟回I-V特性曲線圖。 65
圖 4 14、高壓nLDMOS汲極端嵌入N-Well環形寄生Schottky Diode調變之Vt1&Vh趨勢圖。 65
圖 4 15、高壓nLDMOS汲極端嵌入N-Well環形寄生Schottky Diode調變之It2趨勢圖。 66
圖 4 16、高壓nLDMOS汲極端嵌入N-Well環形寄生Schottky Diode調變之Vbk趨勢圖。 66
圖 4 17、高壓nLDMOS汲極端HVNW環形寄生Schottky Diode調變之等效電路圖。 68
圖 4 18、高壓nLDMOS汲極端HVNW環形寄生Schottky Diode調變之驟回I-V特性曲線圖。 68
圖 4 19、高壓nLDMOS汲極端HVNW環形寄生Schottky Diode調變之Vt1 & Vh趨勢圖。 69
圖 4 20、高壓nLDMOS汲極端HVNW環形寄生Schottky Diode調變之It2趨勢圖。 69
圖 4 21、高壓nLDMOS汲極端HVNW環形寄生Schottky Diode調變之Vbk趨勢圖。 70
圖 4 22、高壓nLDMOS汲極環形嵌入HVPB寄生SCR/Schottky調變之驟回I-V特性曲線圖。 72
圖 4 23、高壓nLDMOS汲極環形嵌入HVPB寄生SCR/Schottky調變之Vt1 & Vh趨勢圖。 72
圖 4 24、高壓nLDMOS汲極環形嵌入HVPB寄生SCR/Schottky調變之It2趨勢圖。 73
圖 4 25、高壓nLDMOS汲極環形嵌入HVPB寄生SCR/Schottky調變之Vbk趨勢圖。 73
圖 4 26、高壓nLDMOS汲極環形嵌入SH_P寄生SCR/Schottky調變之驟回I-V特性曲線圖。 75
圖 4 27、高壓nLDMOS汲極環形嵌入SH_P寄生SCR/Schottky調變之Vt1 & Vh趨勢圖。 76
圖 4 28、高壓nLDMOS汲極環形嵌入SH_P寄生SCR/Schottky調變之It2趨勢圖。 76
圖 4 29、高壓nLDMOS汲極環形嵌入SH_P寄生SCR/Schottky調變之Vbk趨勢圖。 77
圖 4 30、高壓nLDMOS汲極端嵌入STI面積調變之驟回I-V特性曲線圖。 79
圖 4 31、高壓nLDMOS汲極端嵌入STI面積調變之Vt1 & Vh趨勢圖。 79
圖 4 32、高壓nLDMOS汲極端嵌入STI面積調變之It2趨勢圖。 80
圖 4 33、高壓nLDMOS汲極端嵌入STI面積調變之Vbk趨勢圖。 80
圖 4 34、高壓nLDMOS汲極端嵌入STI寄生外側Schottky/N+面積比例調變之驟回I-V特性曲線圖。 83
圖 4 35、高壓nLDMOS汲極端嵌入STI寄生外側Schottky/N+面積比例調變之Vt1 & Vh趨勢圖。 83
圖 4 36、高壓nLDMOS汲極端嵌入STI寄生外側Schottky/N+面積比例調變之It2趨勢圖。 84
圖 4 37、高壓nLDMOS汲極端嵌入STI寄生外側Schottky/N+面積比例調變之Vbk趨勢圖。 84
圖 4 38、高壓nLDMOS汲極端嵌入STI寄生中心Schottky/N+面積比例調變之驟回I-V特性曲線圖。 85
圖 4 39、高壓nLDMOS汲極端嵌入STI寄生中心Schottky/N+面積比例調變之Vt1 & Vh趨勢圖。 86
圖 4 40、高壓nLDMOS汲極端嵌入STI寄生中心Schottky/N+面積比例調變之It2趨勢圖。 86
圖 4 41、高壓nLDMOS汲極端嵌入STI寄生中心Schottky/N+面積比例調變之Vbk趨勢圖。 87
圖 4 42、高壓nLDMOS 汲極端寄生Schottky嵌入STI面積比例調變測量之驟回I-V特性曲線圖。 88
圖 4 43、高壓nLDMOS 汲極端寄生Schottky嵌入STI面積比例調變測量之Vt1 & Vh趨勢圖。 89
圖 4 44、高壓nLDMOS 汲極端寄生Schottky嵌入STI面積比例調變測量之It2趨勢圖。 89
圖 4 45、高壓nLDMOS 汲極端寄生Schottky嵌入STI面積比例調變測量之Vbk趨勢圖。 90
圖 4 46、高壓nLDMOS 汲極端寄生Schottky/SCR嵌入STI隔離面積調變之驟回I-V特性曲線圖。 91
圖 4 47、高壓nLDMOS 汲極端寄生Schottky/SCR嵌入STI隔離面積調變之Vt1、Vh趨勢圖。 92
圖 4 48、高壓nLDMOS 汲極端寄生Schottky/SCR嵌入STI隔離面積調變之It2趨勢圖。 92
圖 4 49、高壓nLDMOS 汲極端寄生Schottky/SCR嵌入STI隔離面積調變之Vbk趨勢圖。 93
圖 4 50、高壓nLDMOS 源極端寄生Schottky Diode調變等效電路圖。 95
圖 4 51、高壓nLDMOS 源極端寄生Schottky面積比例調變之驟回I-V特性曲線圖。 95
圖 4 52、高壓nLDMOS 源極端寄生Schottky面積比例調變之Vt1 & Vh趨勢圖。 96
圖 4 53、高壓nLDMOS 源極端寄生Schottky面積比例調變之It2趨勢圖。 96
圖 4 54、高壓nLDMOS 源極端寄生Schottky面積比例調變之Vbk趨勢圖。 97
圖 4 55、高壓nLDMOS 源極端嵌入N-Well寄生Schottky Diode等效電路圖。 99
圖 4 56、高壓nLDMOS 源極端嵌入N-Well寄生Schottky面積比例調變之驟回I-V特性曲線圖。 99
圖 4 57、高壓nLDMOS 源極端嵌入N-Well寄生Schottky面積比例調變之Vt1 & Vh趨勢圖。 100
圖 4 58、高壓nLDMOS 源極端嵌入N-Well寄生Schottky面積比例調變之It2趨勢圖。 100
圖 4 59、高壓nLDMOS 源極端嵌入N-Well寄生Schottky面積比例調變Vbk趨勢圖。 101
圖 4 60、高壓nLDMOS源極端嵌入NDD異質接觸等效電路圖。 102
圖 4 61、高壓nLDMOS 源極端異質接觸面積比例調變之驟回I-V特性曲線圖。 103
圖 4 62、高壓nLDMOS 源極端異質接觸面積比例調變之Vt1 & Vh趨勢圖。 103
圖 4 63、高壓nLDMOS 源極端異質接觸面積比例調變之It2趨勢圖。 104
圖 4 64、高壓nLDMOS 源極端異質接觸面積比例調變之Vbk趨勢圖。 104
圖 4 65、0.50μm 高壓GaN HEMT元件參考組輸出I-V特性圖。 107
圖 4 66、0.50μm高壓GaN HEMT閘極端至汲極端距離3.9μm之輸出I-V特性圖。 107
圖 4 67、0.50μm高壓GaN HEMT閘極端至汲極端距離3.8μm之輸出I-V特性圖。 108
圖 4 68、0.50μm高壓GaN HEMT閘極端至汲極端距離3.7μm之輸出I-V特性圖。 108
圖 4 69、0.50μm高壓GaN HEMT閘極端至汲極端距離3.6μm之輸出I-V特性圖。 109
圖 4 70、0.50μm高壓GaN HEMT閘極端至汲極端距離3.5μm之輸出I-V特性圖。 109
圖 4 71、0.50μm高壓GaN HEMT閘極端至汲極端距離參數調變(Vg=5V)之輸出I-V特性。 110
圖 4 72、0.50μm高壓GaN HEMT閘極端至汲極端距離參數調變之開啟I-V特性曲線。 110
圖 4 73、0.50μm高壓GaN HEMT閘極端至汲極端距離參數調變之崩潰電壓趨勢圖。 111
圖 4 74、0.50μm高壓GaN HEMT閘極端至源極端距離3.9μm之輸出I-V特性圖。 112
圖 4 75、0.50μm高壓GaN HEMT閘極端至源極端距離3.8μm之輸出I-V特性圖。 113
圖 4 76、0.50μm高壓GaN HEMT閘極端至源極端距離3.7μm之輸出I-V特性圖。 113
圖 4 77、0.50μm高壓GaN HEMT閘極端至源極端距離3.6μm之輸出I-V特性圖。 114
圖 4 78、0.50μm高壓GaN HEMT閘極端至源極端距離3.5μm之輸出I-V特性圖。 114
圖 4 79、0.50μm高壓GaN HEMT閘極端至源極端距離參數調變(Vg=5V)之輸出I-V特性。 115
圖 4 80、0.50μm高壓GaN HEMT閘極端至源極端距離參數調變之開啟I-V特性曲線。 115
圖 4 81、0.50μm高壓GaN HEMT閘極端至源極端距離參數調變之崩潰電壓趨勢圖。 116
圖 4 82、0.50μm高壓GaN HEMT漂移區距離距離參數3.9μm之輸出I-V特性圖。 118
圖 4 83、0.50μm高壓GaN HEMT漂移區距離距離參數3.8μm之輸出I-V特性圖。 118
圖 4 84、0.50μm高壓GaN HEMT漂移區距離距離參數3.7μm之輸出I-V特性圖。 119
圖 4 85、0.50μm高壓GaN HEMT漂移區距離距離參數3.6μm之輸出I-V特性圖。 119
圖 4 86、0.50μm高壓GaN HEMT漂移區距離距離參數3.5μm之輸出I-V特性圖。 120
圖 4 87、0.50μm高壓GaN HEMT漂移區距離參數設計調變(Vg=5V)之輸出I-V特性。 120
圖 4 88、0.50μm高壓GaN HEMT漂移區距離參數設計調變之開啟特性曲線。 121
圖 4 89、0.50μm高壓GaN HEMT漂移區距離參數設計調變之崩潰電壓趨勢圖。 121
圖 5 1、nLDMOS各梯次參考組元件高溫85°C之驟回I-V特性曲線圖。 124
圖 5 2、nLDMOS各梯次參考組元件高溫105°C之驟回I-V特性曲線圖。 124
圖 5 3、nLDMOS各梯次參考組元件高溫125°C之驟回I-V特性曲線圖。 125
圖 5 4、高壓nLDMOS汲極端環形寄生Schottky Diode調變SH_SSS環境溫度變化之Vt1 & Vh趨勢圖。 129
圖 5 5、高壓nLDMOS汲極端環形寄生Schottky Diode調變SH_SSS環境溫度變化之It2趨勢圖。 130
圖 5 6、高壓nLDMOS汲極端嵌入STI面積調變STI_D4環境溫度變化之Vt1 & Vh趨勢圖。 137
圖 5 7、高壓nLDMOS汲極端嵌入STI面積調變STI_D4環境溫度變化之It2趨勢圖。 137
圖 5 8、高壓nLDMOS源極端完全寄生Schottky Diode(S_SK)環境溫度變化之Vt1 & Vh趨勢圖。 142
圖 5 9、高壓nLDMOS源極端完全寄生Schottky Diode(S_SK)環境溫度變化之It2趨勢圖。 142
圖 5 10、高壓nLDMOS源極端嵌入N-Well完全寄生Schottky Diode(S_NW_SK)環境溫度變化之Vt1 & Vh趨勢圖。 146
圖 5 11、高壓nLDMOS源極端嵌入N-Well完全寄生Schottky Diode(S_NW_SK)環境溫度變化之It2趨勢圖。 147

表目錄
表 2 1、車用電子協會定義之測試環境溫度。 17
表 3 1、高壓nLDMOS 汲極嵌入STI面積比例元件參數名稱。 33
表 3 2、高壓nLDMOS汲極外側嵌入STI外側寄生Schottky/N+面積元件參數名稱。 35
表 3 3、高壓nLDMOS汲極外側嵌入STI中心寄生Schottky/N+面積元件參數名稱。 37
表 3 4、高壓nLDMOS 汲極端寄生Schottky嵌入STI面積比例調變元件參數名稱。 39
表 3 5、高壓nLDMOS 汲極端寄生Schottky/SCR嵌入STI隔離面積調變元件參數名稱。 41
表 3 6、高壓nLDMOS源極端寄生Schottky Diode面積比例調變元件參數名稱。 44
表 3 7、高壓nLDMOS源極端寄生嵌入N-Well寄生Schottky面積比例調變元件參數名稱。 46
表 3 8、高壓nLDMOS源極端異質接觸面積比例調變元件參數名稱。 48
表 3 9、GaN HEMT閘極端到汲極端距離參數調變之長度參數表。 50
表 3 10、GaN HEMT閘極端到源極端距離參數調變之長度參數表。 51
表 3 11、GaN HEMT漂移區距離參數設計調變之長度參數表。 53
表 4 1、nLDMOS各梯次參考組元件測量數據表。 57
表 4 2、0.50μm 高壓GaN HEMT 元件參考組輸出特性I-V測量數據表。 58
表 4 3、0.50μm 高壓GaN HEMT 元件參考組開啟特性I-V測量數據表。 59
表 4 4、高壓nLDMOS汲極端環形寄生Schottky Diode調變測量數據表。 63
表 4 5、高壓nLDMOS汲極端嵌入N-Well環形寄生Schottky Diode調變測量數據表。 66
表 4 6、高壓nLDMOS汲極端HVNW環形寄生Schottky Diode調變測量數據表。 70
表 4 7、高壓nLDMOS 汲極環形嵌入HVPB寄生SCR/Schottky調變測量數據表。 74
表 4 8、高壓nLDMOS汲極環形嵌入SH_P寄生SCR/Schottky調變測量數據表。 77
表 4 9、高壓nLDMOS汲極端嵌入STI面積調變測量數據表。 81
表 4 10、高壓nLDMOS汲極端嵌入STI寄生外側Schottky/N+面積比例調變測量數據表。 85
表 4 11、高壓nLDMOS汲極端嵌入STI寄生中心Schottky/N+面積比例調變測量數據表。 87
表 4 12、高壓nLDMOS 汲極端寄生Schottky嵌入STI面積比例調變測量數據表。 90
表 4 13、高壓nLDMOS 汲極端寄生Schottky/SCR嵌入STI隔離面積調變測量數據表。 93
表 4 14、高壓nLDMOS 源極端寄生Schottky面積比例調變測量數據表。 97
表 4 15、高壓nLDMOS 源極端嵌入N-Well寄生Schottky面積比例調變測量數據表。 101
表 4 16、高壓nLDMOS 源極端異質接觸面積比例調變測量數據表。 105
表 4 17、0.50μm 高壓GaN HEMT閘極端至汲極端距離參數調變輸出特性I-V測量數據表。 111
表 4 18、0.50μm 高壓GaN HEMT閘極端至汲極端距離參數調變開啟特性I-V測量數據表。 112
表 4 19、0.50μm 高壓GaN HEMT閘極端至源極端距離參數調變輸出特性I-V測量數據表。 116
表 4 20、0.50μm 高壓GaN HEMT閘極端至源極端距離參數調變開啟特性I-V測量數據表。 117
表 4 21、0.50μm 高壓GaN HEMT漂移區距離參數設計調變輸出特性I-V測量數據表。 122
表 4 22、0.50μm 高壓GaN HEMT漂移區距離參數設計調變開啟特性I-V測量數據表。 122
表 5 1、nLDMOS各梯次參考組元件常溫測量數據表。 125
表 5 2、nLDMOS各梯次參考組元件高溫85°C測量數據表。 125
表 5 3、nLDMOS各梯次參考組元件高溫105°C測量數據表。 126
表 5 4、nLDMOS各梯次參考組元件高溫125°C測量數據表。 126
表 5 5、高壓nLDMOS汲極端環形寄生Schottky Diode調變常溫測量數據表。 128
表 5 6、高壓nLDMOS汲極端環形寄生Schottky Diode調變高溫85°C測量數據表。 128
表 5 7、高壓nLDMOS汲極端環形寄生Schottky Diode調變高溫105°C測量數據表。 128
表 5 8、高壓nLDMOS汲極端環形寄生Schottky Diode調變高溫125°C測量數據表。 129
表 5 9、高壓nLDMOS汲極端環形寄生Schottky Diode調變SH_SSS環境溫度變化數據表。 130
表 5 10、高壓nLDMOS汲極端N-Well環形寄生Schottky Diode調變常溫測量數據表。 131
表 5 11、高壓nLDMOS汲極端N-Well環形寄生Schottky Diode調變高溫85°C測量數據表。 132
表 5 12、高壓nLDMOS汲極端N-Well環形寄生Schottky Diode調變高溫105°C測量數據表。 132
表 5 13、高壓nLDMOS汲極端N-Well環形寄生Schottky Diode調變高溫125°C測量數據表。 133
表 5 14、高壓nLDMOS汲極端嵌入STI面積調變常溫測量數據表。 135
表 5 15、高壓nLDMOS汲極端嵌入STI面積調變高溫85°C測量數據表。 135
表 5 16、高壓nLDMOS汲極端嵌入STI面積調變105°C測量數據表。 136
表 5 17、高壓nLDMOS汲極端嵌入STI面積調變125°C測量數據表。 136
表 5 18、高壓nLDMOS汲極端嵌入STI面積調變STI_D4環境溫度變化數據表。 138
表 5 19、高壓nLDMOS源極端寄生Schottky面積比例調變常溫測量數據表。 140
表 5 20、高壓nLDMOS源極端寄生Schottky面積比例調變高溫85°C測量數據表。 140
表 5 21、高壓nLDMOS源極端寄生Schottky面積比例調變高溫105°C測量數據表。 141
表 5 22、高壓nLDMOS源極端寄生Schottky面積比例調變高溫125°C測量數據表。 141
表 5 23、高壓nLDMOS源極端完全寄生Schottky Diode(S_SK)環境溫度變化數據表。 143
表 5 24、高壓nLDMOS源極端嵌入N-Well寄生Schottky面積比例調變常溫測量數據表。 144
表 5 25、高壓nLDMOS源極端嵌入N-Well寄生Schottky面積比例調變高溫85°C測量數據表。 145
表 5 26、高壓nLDMOS源極端嵌入N-Well寄生Schottky面積比例調變高溫105°C測量數據表。 145
表 5 27、高壓nLDMOS源極端嵌入N-Well寄生Schottky面積比例調變高溫125°C測量數據表。 146
表 5 28、高壓nLDMOS源極端嵌入N-Well完全寄生Schottky Diode(S_NW_SK)環境溫度變化數據表。 147

[1]S. -H. Chen et al., "ESD Protection Diodes in Sub-5nm Gate-All-Around Nanosheet Technologies," in 2020 42nd Annual EOS/ESD Symposium (EOS/ESD), Reno, NV, USA, 2020, pp. 1-8.
[2]J. Zeng, R. Kumar, K. Liu, A. P. Herlambang, K. J. Hwang and R. Gauthier, "High Voltage PNP Device Using RESURF Structure for Above 40V ESD Protection," in 2021 43rd Annual EOS/ESD Symposium (EOS/ESD), Tucson, AZ, USA, 2021, pp. 1-6.
[3]Z. Pan, W. Hao, X. Li, R. Miao, C. Li and A. Wang, "Think Nontraditionally for Future ESD Protection (Invited)," in 2022 44th Annual EOS/ESD Symposium (EOS/ESD), Reno, NV, USA, 2022, pp. 1-8.
[4]X. Yan et al., "A Combined Model for Transient and Self-Heating of Snapback Type ESD Protection Devices," in 2023 45th Annual EOS/ESD Symposium (EOS/ESD), Riverside, CA, USA, 2023, pp. 1-7.
[5]M. Sahul and P. Janiga, "Optimization of ESD Protection Design for Assembly Lines of Headlights Through Risk Analysis," in 2024 24th International Scientific Conference on Electric Power Engineering (EPE), Kouty nad Desnou, Czech Republic, 2024, pp. 1-5.
[6]Y. Wang and Y. Wang, "A New Method to Correlate Human Body Model and Transmission Line Pulse Based on RC Thermal Equivalent Model," IEEE Transactions on Electron Devices, vol. 67, no. 9, pp. 3775-3780, Sept. 2020.
[7]J. Sun, Z. Zheng, L. Zhang and K. J. Chen, "Correlation between Pulse I-V and Human Body Model (HBM) Tests for Drain Electrostatic Discharge (ESD) Robustness Evaluation of GaN Power HEMTs," in 2022 IEEE 34th International Symposium on Power Semiconductor Devices and ICs (ISPSD), Vancouver, BC, Canada, 2022, pp. 73-76.
[8]C. -Y. Ke, W. -C. Wang, M. -D. Ker, C. -Y. Yang and E. Y. Chang, "Investigation on ESD Robustness of 1200-V D- Mode GaN MIS-HEMTs with HBM ESD Test and TLP Measurement," in 2023 International VLSI Symposium on Technology, Systems and Applications (VLSI-TSA/VLSI-DAT), HsinChu, Taiwan, 2023, pp. 1-2.
[9]R. Ye et al., "Reliability Concerns on LDMOS With Different Split-STI Layout Patterns," IEEE Transactions on Electron Devices, vol. 67, no. 1, pp. 185-192, Jan. 2020.
[10]J. Wei et al., "Experimental Study of Ultralow On-resistance Power LDMOS with Convex-shape Field Plate Structure," in 2021 33rd International Symposium on Power Semiconductor Devices and ICs (ISPSD), Nagoya, Japan, 2021, pp. 87-90.
[11]M. Qiao et al., "An Ultralow Specific On-Resistance 200V LDMOS for Voltage Extension of a 0.18µm BCD Process,"in 2022 IEEE 34th International Symposium on Power Semiconductor Devices and ICs (ISPSD), Vancouver, BC, Canada, 2022, pp. 149-152.
[12]J. Huang et al., "An Ultra-Low Specific On-Resistance LDMOS With Segmented LOCOS In 0.18 μm BCD Process Platform,"in 2023 IEEE 15th International Conference on ASIC (ASICON), Nanjing, China, 2023, pp. 1-3.
[13]J. -H. Lee et al., "The Transition Behavior of Power LDNMOS at the ON–OFF Transient During Unclamped Inductive-Switching (UIS) Test,"IEEE Transactions on Electron Devices, vol. 71, no. 7, pp. 4247-4252, July 2024.
[14]C. -Y. Chen, J. -H. Lee, K. Nidhi, T. -Y. Bin, G. -L. Lin and M. -D. Ker, "NBL Causing Low Latch-up Immunity between HV-PMOS and LV-P/NMOS in a 0.15-µm BCD Process," in 2021 43rd Annual EOS/ESD Symposium (EOS/ESD), Tucson, AZ, USA, 2021, pp. 1-8.
[15]P. Mahajan, S. Suresh, X. M. E. Low, K. J. Hwang and R. Gauthier, "A Robust Scalable ESD Protection Device integrating Drain side Floating P+ Diffusion with tunable ESD Design Window and effective Latch-up immunity for High-Voltage Power Clamp applications," in 2022 44th Annual EOS/ESD Symposium (EOS/ESD), Reno, NV, USA, 2022, pp. 1-8.
[16]W. -Y. Ho, M. -D. Ker, C. -C. Wang, T. -Y. Chiang and I. -J. Wei, "Investigation of Latch-Up Immunity in 0.18-f.1M BCD Process with Deep Trench Isolation," in 2024 International VLSI Symposium on Technology, Systems and Applications (VLSI TSA), HsinChu, Taiwan, 2024, pp. 1-2.
[17]T. Zhang et al., "Current-Collapse Suppression of High-Performance Lateral AlGaN/GaN Schottky Barrier Diodes by a Thick GaN Cap Layer,"IEEE Electron Device Letters, vol. 42, no. 4, pp. 477-480, April 2021.
[18]C. -Y. Tang et al., "Ohmic Contact With a Contact Resistivity of 12 Ω ⋅ mm on p-GaN/AlGaN/GaN," in IEEE Electron Device Letters, vol. 43, no. 9, pp. 1412-1415, Sept. 2022.
[19]T. Ide, H. Yamada, X. Wang, T. Yamada, R. Azumi and T. Ujihara, "Recent researches of GaN-based materials and devices in NU-AIST," in 2023 IEEE International Meeting for Future of Electron Devices, Kansai (IMFEDK), Kyoto, Japan, 2023, pp. 1-4.
[20]Q. Yu, D. Klikic, V. Aulagnier, E. Persson and J. Cerce, "Evaluation of Monolithic AC GaN Switch in A Vienna Rectifier for UPS," in 2024 IEEE Applied Power Electronics Conference and Exposition (APEC), Long Beach, CA, USA, 2024, pp. 767-773.
[21]T. Neyer, M. Domeij, H. Das and S. Sunkari, "Is there a perfect SiC MosFETs Device on an imperfect crystal?," in 2021 IEEE International Reliability Physics Symposium (IRPS), Monterey, CA, USA, 2021, pp. 1-6.
[22]F. -J. Hsu et al., "A Highly Integrated Sensorless Field Oriented Control BLDC / PMSM Inverter with 99% Efficiency Enabled by an All-in-one System Integrated Full SiC Intelligent Power Module (sIPM®)," in 2022 IEEE 9th Workshop on Wide Bandgap Power Devices & Applications (WiPDA), Redondo Beach, CA, USA, 2022, pp. 176-179.
[23]M. A. Karout, M. Taha, C. A. Fisher, A. Deb, P. Mawby and O. Alatise, "Impact of Diode Characteristics on 1.2 kV SiC MOSFET and Cascode JFET Efficiency: Body Diodes Vs SiC Schottky Barrier Diodes," in 2023 IEEE Applied Power Electronics Conference and Exposition (APEC), Orlando, FL, USA, 2023, pp. 202-208.
[24]Y. Liu, "A Full SiC MOSFET DCDC Boost Power Module Using 2 kV SiC MOSFET for 1500V String Solar Inverter Applications," in 2024 IEEE Applied Power Electronics Conference and Exposition (APEC), Long Beach, CA, USA, 2024, pp. 188-191.
[25]K. Ito and T. Oishi, "Study on Effects of GaN Trap Depth Profiles to Transient Response in GaN HEMTs on GaN Substrates by Device Simulation," in 2020 IEEE International Symposium on Radio-Frequency Integration Technology (RFIT), Hiroshima, Japan, 2020, pp. 88-90.
[26]W. Chen, Y. Q. Chen and K. Geng, "Degradation Behavior and Mechanisms of E-mode GaN HEMTs with p-GaN Gate under High Temperature Gate Bias Stress," in 2021 Global Reliability and Prognostics and Health Management (PHM-Nanjing), Nanjing, China, 2021, pp. 1-4.
[27]H. -C. Wang et al., "High-Performance Normally-Off Operation p-GaN Gate HEMT on Free-Standing GaN Substrate,"IEEE Transactions on Electron Devices, vol. 69, no. 9, pp. 4859-4863, Sept. 2022.
[28]M. Alaei, H. De Pauw, U. Chatterjee, S. Decoutere, J. Lauwaert and B. Bakeroot, "Substrate Network Modeling for Lateral p-GaN Gate HEMTs in a 200V GAN-IC Platform," in 2023 International Semiconductor Conference (CAS), Sinaia, Romania, 2023, pp. 143-146.
[29]B. Wang et al., "Exceptional Gate Overvoltage Robustness in P-Gate GaN HEMT with Integrated Circuit Interface," in 2024 IEEE Applied Power Electronics Conference and Exposition (APEC), Long Beach, CA, USA, 2024, pp. 761-766.
[30]J. Zhou et al., "Transient Response of ESD Protection Devices for a High-Speed I/O Interface," in IEEE Transactions on Electromagnetic Compatibility, vol. 64, no. 4, pp. 907-914, Aug. 2022.
[31]L. Zhang, W. Huang, Z. Sun, N. Erickson, R. From and J. Fan, "Deep Learning Based Poisson Solver in Particle Simulation of PN Junction with Transient ESD Excitation," in 2020 IEEE International Symposium on Electromagnetic Compatibility & Signal/Power Integrity (EMCSI), Reno, NV, USA, 2020, pp. 241-244.
[32]E. Hossain, S. S. Chowdhury, M. Matin, A. M. Ahmed and M. M. A. Hakim, "Investigation on short channel GGNMOS ESD protection device for low power IC," in 2020 IEEE Region 10 Symposium (TENSYMP), Dhaka, Bangladesh, 2020, pp. 1164-1167.
[33]S. S. Chowdhury and F. Arifin, "The Effects of the Substrate Doping Concentrations on 6H-SiC Nano-Scale ggNMOS ESD Protection Device," in 2021 2nd International Conference on Robotics, Electrical and Signal Processing Techniques (ICREST), DHAKA, Bangladesh, 2021, pp. 329-333.
[34]J. -H. Joung, S. -W. Kwon, J. -H. Kong, B. -S. Lee and Y. -S. Koo, "Study on ESD Protection Device Based on 4H-SiC GGNMOS with Improved Snapback Characteristics," in 2022 International Conference on Electronics, Information, and Communication (ICEIC), Jeju, Korea, Republic of, 2022, pp. 1-3.
[35]C. -Y. Ke and M. -D. Ker, "Investigation on ESD Robustness of 20-V GGNMOS and GDPMOS in 4H-SiC Process with 100-ns TLP Pulse," in 2023 IEEE 10th Workshop on Wide Bandgap Power Devices & Applications (WiPDA), Charlotte, NC, USA, 2023, pp. 1-5.
[36]H. Çakmak, M. Öztürk, E. Özbay and B. İmer, "Nonalloyed Ohmic Contacts in AlGaN/GaN HEMTs With MOCVD Regrowth of InGaN for Ka-Band Applications," IEEE Transactions on Electron Devices, vol. 68, no. 3, pp. 1006-1010, March 2021.
[37]B. Lin et al., "High-Quality Single-Crystal Piezoelectric Aluminum Nitride Grown on Gallium Nitride Transition Layer on Sapphire Substrate," in 2022 IEEE International Ultrasonics Symposium (IUS), Venice, Italy, 2022, pp. 1-4.
[38]S. Krause, I. Streicher, P. Waltereit, L. Kirste, P. Brückner and S. Leone, "AlScN/GaN HEMTs Grown by Metal-Organic Chemical Vapor Deposition With 8.4 W/mm Output Power and 48 % Power-Added Efficiency at 30 GHz," IEEE Electron Device Letters, vol. 44, no. 1, pp. 17-20, Jan. 2023.
[39]Y. Shi et al., "Modeling the Influence of the Acceptor-Type Trap on the 2DEG Density for GaN MIS-HEMTs,"IEEE Transactions on Electron Devices, vol. 67, no. 6, pp. 2290-2296, June 2020.
[40]P. V. Raja, E. Dupouy, M. Bouslama, R. Sommet and J. -C. Nallatamby, "Estimation of Trapping Induced Dynamic Reduction in 2DEG Density of GaN-Based HEMTs by Gate-Lag DCT Technique," IEEE Transactions on Electron Devices, vol. 69, no. 9, pp. 4864-4869, Sept. 2022.
[41]N. Ahmed and G. Dutta, "Physics-Based Models of 2DEG Density and Gate Capacitance for p-GaN/AlGaN/GaN Heterostructure," IEEE Transactions on Electron Devices, vol. 71, no. 7, pp. 4093-4101, July 2024.
[42]R. -K. Chang, B. -W. Peng and M. -D. Ker, "Schottky-Embedded Silicon-Controlled Rectifier With High Holding Voltage Realized in a 0.18-μm Low-Voltage CMOS Process," in IEEE Transactions on Electron Devices, vol. 68, no. 4, pp. 1764-1771, April 2021.
[43]B. Toner et al., "Hybrid Source Laterally Diffused MOS Drain Engineering for ESD Robustness,"IEEE Electron Device Letters, vol. 44, no. 12, pp. 1923-1926, Dec. 2023.
[44]N. K. Kranthi, B. Sampath Kumar, A. Salman, G. Boselli and M. Shrivastava, "Design Insights to Address Low Current ESD Failure and Power Scalability Issues in High Voltage LDMOS-SCR Devices," in 2020 IEEE International Reliability Physics Symposium (IRPS), Dallas, TX, USA, 2020, pp. 1-5.
[45]N. K. Kranthi, J. D. Sarro, R. Sankaralingam, G. Boselli and M. Shrivastava, "System-Level IEC ESD Failures in High-Voltage DeNMOS-SCR: Physical Insights and Design Guidelines,"IEEE Transactions on Electron Devices, vol. 68, no. 9, pp. 4242-4250, Sept. 2021.
[46]P. Lai et al., "Area-Efficient Silicon Carbide SCR Device for On-Chip ESD Protection,"IEEE Transactions on Electron Devices, vol. 69, no. 6, pp. 3022-3028, June 2022.
[47]L. Zunarelli, L. Balestra, S. Reggiani, R. Sankaralingam, M. Dissegna and G. Boselli, "TCAD study of the Holding-Voltage Modulation in Irradiated SCR-LDMOS for HV ESD Protection," in 2023 IEEE International Reliability Physics Symposium (IRPS), Monterey, CA, USA, 2023, pp. 1-6.
[48]W. Jiale, T. Wei and H. Zilong, "SCR Device Design with Ultra-Low Capacitance and Low Trigger Voltage," in 2024 IEEE 2nd International Conference on Control, Electronics and Computer Technology (ICCECT), Jilin, China, 2024, pp. 1541-1545.
[49]H. -W. Tsai and M. -D. Ker, "Active Guard Ring to Improve Latch-Up Immunity,"IEEE Transactions on Electron Devices, vol. 61, no. 12, pp. 4145-4152, Dec. 2014.
[50]C. -C. Chen and M. -D. Ker, "Optimization Design on Active Guard Ring to Improve Latch-Up Immunity of CMOS Integrated Circuits,"IEEE Transactions on Electron Devices, vol. 66, no. 4, pp. 1648-1655, April 2019.
[51]K. -P. Huang et al., "ESD protection Diode with Guard Ring Layout Optimized for Latch-up Immunity Enhancement in FinFET technology," in 2019 41st Annual EOS/ESD Symposium (EOS/ESD), Riverside, CA, USA, 2019, pp. 1-4.
[52]T. Smedes, M. Coenen, S. Sluiter and P. Cappon, "Pitfalls for Transient Analysis with VF-TLP," in 2020 42nd Annual EOS/ESD Symposium (EOS/ESD), Reno, NV, USA, 2020, pp. 1-8.
[53]P. Schrey, "A Generalisable Component-Level ESD Failure Characterisation for TLP Measurements," in 2021 Asia-Pacific International Symposium on Electromagnetic Compatibility (APEMC), Nusa Dua - Bali, Indonesia, 2021, pp. 1-3.
[54]F. Escudié, F. Caignet, N. Nolhier and A. Boyer, "Frequency Based Method Investigation to Extract an ESD Protection Dynamic SPICE Model From TLP Measurement,"IEEE Transactions on Electromagnetic Compatibility, vol. 64, no. 1, pp. 47-57, Feb. 2022.
[55]H. Ito, M. Yoshida, Y. Yano, J. Wang, T. Ishida and M. Sawada, "Comparison of ESD Damage Test for Common-Mode Chokes With ESD Gun and TLP-HMM," IEEE Letters on Electromagnetic Compatibility Practice and Applications, vol. 5, no. 1, pp. 10-15, March 2023.
[56]S. Oh et al., "An Analysis of CDM-induced BTI-like Degradation using VF-TLP in Advanced FinFET Technology," 2024 IEEE International Reliability Physics Symposium (IRPS), Grapevine, TX, USA, 2024.
[57]E. Aharoni, A. Parvin, Y. Vaserman and E. Grund, "Empirical ESD simulation flow for ESD protection circuits based on snapback devices," in 2016 38th Electrical Overstress/Electrostatic Discharge Symposium (EOS/ESD), Garden Grove, CA, USA, 2016, pp. 1-10.
[58]J. S. B, Monishmurali, A. Singh, N. K. K and M. Shrivastava, "3D TCAD studies of Snapback Driven Failure in Punch-through TVS Diodes under System Level ESD Stress Conditions," in 2020 42nd Annual EOS/ESD Symposium (EOS/ESD), Reno, NV, USA, 2020, pp. 1-9.
[59]Z. Qi, Y. Shi, M. Qiao, F. Zhao and B. Zhang, "Novel Staircase Wave ESD Testing Method for Accurate Latch-Up Evaluation," in 2022 International EOS/ESD Symposium on Design and System (IEDS), Chengdu, China, 2022, pp. 1-4.
[60]Y. Zheng et al., "Prediction of the ESD Failure Current Based on a New Method Using the Shot Noise Model,"IEEE Transactions on Electron Devices, vol. 71, no. 1, pp. 167-172, Jan. 2024.
[61]C. Li et al., "Temperature Dependence of Diode and ggNMOS ESD Protection Structures in 28nm CMOS," in 2018 14th IEEE International Conference on Solid-State and Integrated Circuit Technology (ICSICT), Qingdao, China, 2018, pp. 1-3.
[62]T. Ishida and O. Fujiwara, "Further Effects of Test Voltages, Relative Humidity and Temperature on Air Discharge Currents from Electrostatic Discharge Generator," in 2019 Joint International Symposium on Electromagnetic Compatibility, Sapporo and Asia-Pacific International Symposium on Electromagnetic Compatibility (EMC Sapporo/APEMC), Sapporo, Japan, 2019, pp. 395-398.
[63]M. A. Munshi et al., "Understanding Temperature Dependence of ESD Reliability in AlGaN/GaN HEMTs," in 2023 45th Annual EOS/ESD Symposium (EOS/ESD), Riverside, CA, USA, 2023, pp. 1-5.
[64]H. Kasai et al., "Investigation of the Breakdown Voltage Degradation under Hot-Carrier Injection in STI-based PchLDMOS Transistors," in 2020 32nd International Symposium on Power Semiconductor Devices and ICs (ISPSD), Vienna, Austria, 2020, pp. 427-430.
[65]L. Lu et al., "Hot-Carrier-Induced Reliability Concerns for Lateral DMOS Transistors with Split-STI Structures," in 2021 5th IEEE Electron Devices Technology & Manufacturing Conference (EDTM), Chengdu, China, 2021, pp. 1-3.
[66]X. Zhang, D. Liu and W. Qian, "Study of the Degradation in LDMOS with STI Technology and Improve the Reliability with Several Methods," in 2022 China Semiconductor Technology International Conference (CSTIC), Shanghai, China, 2022, pp. 1-3.
[67]Z. Zheng et al., "Mechanism Analysis and Improved Model for HCI in 200V STI-based Triple RESURF LDMOS With n-p-n Layer," in 2023 35th International Symposium on Power Semiconductor Devices and ICs (ISPSD), Hong Kong, 2023, pp. 258-261.
[68]J. -H. Lee et al., "The Influence of NBL Layout and LOCOS Space on Component ESD and System Level ESD for HV-LDMOS," in Proceedings of the 19th International Symposium on Power Semiconductor Devices and IC's, Jeju, Korea (South), 2007, pp. 173-176.
[69]M. Agam, A. Suwhanov and C. Gooch, "Alternative Approach for Substrate Connection Using Deep Trench Isolated Pockets," in 2019 30th Annual SEMI Advanced Semiconductor Manufacturing Conference (ASMC), Saratoga Springs, NY, USA, 2019, pp. 1-4.
[70]Y. Wang, B. Duan, H. Song and Y. Yang, "Accumulation-Mode Lateral Double-Diffused MOSFET Breaking Silicon Limit by Eliminating Dependence of Specific ON-Resistance on Doping Concentration,"IEEE Transactions on Electron Devices, vol. 68, no. 5, pp. 2414-2419, May 2021.