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臺灣博碩士論文加值系統

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研究生:黃國書
研究生(外文):Huang Kuo Shu
論文名稱:晶圓級IC封裝之良率提升研究
論文名稱(外文):Yield Study to Backend Wafer Level Assembly
指導教授:王木俊王木俊引用關係
學位類別:碩士
校院名稱:明新科技大學
系所名稱:電子工程研究所
學門:工程學門
學類:電資工程學類
論文種類:學術論文
論文出版年:2009
畢業學年度:97
語文別:中文
論文頁數:73
中文關鍵詞:晶圓研磨鑽石切割機靜電放電堆疊封裝焊墊佈局
外文關鍵詞:GrindingDicing sawBond padIC StackESDCMOSLCD
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IC的大小、材質及封裝型式,都隨著製程及應用需求的快速發展,而不斷地在改變中,為了要滿足這些需求,必須仰賴晶圓研磨及切割技術的不斷提升,才能提供更輕薄短小及封裝後可靠性佳的IC。
一般的單晶片IC或消費性IC皆為近似正方型的佈局,可是近年來興起的液晶螢幕顯示器,其內部的控制IC,因其特殊的使用考量,而使用長方型的佈局,由於其長寬比會高達14:1,因此非常容易在晶圓研磨及切割加工過程時,出現斷裂或微破裂的情形。另外在IC堆疊封裝中,國外已經可以將晶圓厚度加工至30um,並堆疊至16層,總厚度只有1.4mm,因此傳統的封裝技術,已經無法滿足未來封裝的需求,也使可靠性亦備受嚴峻的挑戰。
在晶圓切割時,主要是以超薄的鑽石刀片,來搭配不同的切割參數,以得到晶粒分割的目的,除了少部分的高階產品、特殊材質晶圓及超薄晶圓會使用雷射機台外,其他消費性IC仍是以鑽石切割機台為使用主流。在切割過程中產生的污水,會造成焊墊、錫球或金凸塊的污染,而嚴重影響後製程的加工品質。由於次微米以下之CMOS 積體電路對靜電放電(Electrostatic discharge, ESD)的承受能力也下降不少,因此切割中產生的靜電也容易使IC受到破壞。
本研究,主要是探討目前的晶圓研磨及切割方式,如何提高晶圓強度及保護IC之銲墊、錫球或金凸塊的品質,並降低靜電破壞的影響,一方面提升晶圓研磨及切割後的良率,另一方面也可以降低生產成本。

The die size and the thickness of IC substrate always change due to the different market requirements while the semiconductor process and the product applications develop fast. In order to satisfy the market concerns, the improvement of wafer grinding and dicing saw technology is necessary to provide lighter, thinner and more reliable ICs.
Generally, most of previous commercial ICs almost showed the square profile, but liquid-crystal-display (LCD) driver ICs demonstrate approximate rectangle shape. Furthermore, the ratio of length / width is near 14:1, therefore, it’s easy to be broken during IC assembly process and induce some reliability defects. As the latest of IC stack process, wafer thickness is only 30um, package thickness is 1.4mm within 16ea chips. Therefore we need strong process to satisfy different requirement of IC assembly.
Recently, the cutting technology cardinally relies on the thinner diamond blade plus some variable dicing saw parameters to obtain the separate chips. In present species of cutting machine, except some advanced products or special wafers with laser cut method, most of commercial ICs are still cut with single-cut machine. During dicing saw, the considerable dirty water can make serious pollution on bond pad、solder bump or gold bump, finally the quality of end process is unreliable.
The immunity capability of electrostatic discharge (ESD) at sub-micron or below complementary meta-oxide-semiconductor (CMOS) ICs is falling down, therefore the ESD in dicing saw is a critical issue.
In this study, we investigate the recent wafer cutting methods and how to enhance strength of wafer also protect the pad quality in ICs and prevent ESD damaged. During this effort, we expect that one is to increase the grinding and cutting process yield; the other is to practically reduce the assembly-line cost.

中文摘要 i
英文摘要 ii
誌謝 iv
目錄 v
表目錄 vii
圖目錄 viii
第一章 緒論 1
1.1研究目的 1
1.2 IC封裝的演變及未來的發展趨勢 2
第二章 IC封裝的標準製程介紹 4
2.1生產流程簡介 4
2.2晶圓研磨介紹 5
2.2.1研磨厚度的控制 5
2.2.2研磨過程使用的材料 5
2.2.3研磨方式 6
2.2.4研磨品質 7
2.3晶圓貼片介紹 7
2.3.1膠帶使用限制 7
2.3.2膠帶特性 8
2.4晶圓切割介紹 9
2.4.1切割流程 9
2.4.2切割刀片 10
2.4.3切割過程 11
2.4.4切割品質檢查 11
2.5黏晶介紹 12
2.5.1黏晶流程 12
2.5.2黏晶作業過程 13
2.5.3點膠過程 13
2.5.4銀膠之樹脂擴散現象 15
2.5.5取晶作業 15
2.5.6銀膠厚度之控制 16
2.6晶粒焊線介紹 17
2.6.1金/銅線焊接過程 17
2.6.2鋁線焊接過程 18
2.6.3焊線Tool 18
2.6.4焊線品質 19
2.6.5金線焊接的演變方式 20
2.6.6銅線焊接的技術 21
2.7壓模介紹 22
2.7.1壓模過程 22
2.7.2壓模品質 23
2.8去結/渣介紹 24
2.9電鍍介紹 25
2.10蓋印介紹 25
2.11切腳/成形介紹 26
2.12包裝介紹 27
第三章 晶圓級IC封裝的標準製程介紹 28
3.1 WLCSP的種類 28
3.2設計及生產流程 30
3.3網板印刷錫球 30
3.3.1生產流程介紹 31
3.3.2製程上的限制 33
3.4電鍍錫球 34
3.4.1生產流程介紹 34
3.4.2製程上的限制 36
3.5電鍍金凸塊 37
3.5.1生產流程介紹 37
3.5.2製程上的限制 38
3.5.3金凸塊的應用 40
3.5.4金凸塊的發展限制 41
3.5.5金凸塊的進化 42
第四章 晶圓研磨的品質對後製程之影響分析 44
4.1研究目的 44
4.2晶粒尺寸及發展趨勢 44
4.3實驗方法 45
4.3.1材料準備 45
4.3.2量測方式 46
4.3.3實驗結果說明 46
4.3.4討論 48
4.4實驗結論 48
第五章 晶圓切割的加工方式分析 50
5.1研究目的 50
5.2切割方式介紹 50
5.3半切 vs. 全切穿製程 52
5.4單刀 vs. 雙刀機台應用 52
5.5雷射切割製程 54
5.6常見異常介紹 55
5.7切割效率提升案例 57
5.8分析結論 58
第六章 晶圓切割中之異常分析與預防 59
6.1研究目的 59
6.2常見的污染案例 59
6.2.1切割前的污染 59
6.2.2切割中的污染 60
6.2.3切割後的污染 61
6.3切割後的清洗方式 61
6.3.1高壓水柱清洗 61
6.3.2二流體清洗 62
6.3.3添加保護劑 62
6.3.4污染後之重工方式 63
6.4分析結論 63
第七章 晶圓切割中的靜電破壞分析與改善 64
7.1研究目的 64
7.2切割過程分析 65
7.2.1切割前後的靜電電壓分析 65
7.2.2切割中之靜電電壓分析 66
7.3改善方式 67
7.4實驗結論 67
第八章 結論 69
Reference 70
個人論文發表著作 72
作者簡介 73

1. M. Annoni, et al, ” Nozzles classification in a high pressure water jet systems,” Proceedings of IEEE Instrumentation and Measurement Technology, pp. 1-6, 2007.
2. M. Annoni, et al, “Measurement and analysis of the signals of a high pressure water jet pump,” Proceedings of IEEE Instrumentation and Measurement Technology, pp. 1311-1316, 2005.
3. P. Yu, et al, “Study of aluminum pad contamination sources during wafer fabrication, shipping, storage and assembly,” High Density packaging and Microsystem Integration, pp. 1-3, 2007.
4. Jianhua Li, et al, “Laser dicing and subsequent die strength enhancement technologies for ultra-thin wafer” Electronic Components and Technology Conference, pp. 761-766, 2007.
5. J. Sillanpaa, “Ultra short pulse laser meeting the requirements for high speed and high quality dicing of low-k wafers,” IEEE/SEMI Advanced Semiconductor Manufacturing Conference and Workshop, pp. 194-196, 2005.
6. Z. L. Wang, et al, “300mm low-k wafer dicing saw study,” International Conference on Electronic Packaging Technology, pp. 262-268, 2005.
7. D.Y.R. Chong, et al, “Mechanical characterization in failure strength of silicon dice,” The Ninth Intersociety Conference on Thermal and Thermomechanical Phenomena in Electronic Systems, vol. 2, pp. 203-210, 2004.
8. Betty Yeung, et al, “An overview of experimental methodologies and their applications for die strength measurement,” IEEE Transactions on Components and Packaging Technologies, vol. 26, iss. 2, pp. 423-428, 2003.
9. B.H. Yeung, et al, “Assessment of backside processes through die strength evaluation,” IEEE Transactions on Advanced Packaging, vol. 23, iss. 3, pp. 582-587, 2000
10. M. J. Yim, et al, “Effect of Conductive Particle Properties on the Reliability of Anisotropic Conductive Film for Chip-on-Glass Applications,” IEEE Transactions on Electronics Packaging Manufacturing, vol. 30, iss. 4, pp. 306-312, 2007.
11. M.-D. Ker, “Whole-chip ESD protection design for submicron CMOS VLSI,” IEEE Trans. on Electron Devices, Vol.46.pp.173-183, 1999.
12. S.P. Zhao, et al, “Contamination analyses of Al bond pads using FIB/SEM/EDX,“ 6th International Physical & Failure Analysis of Integrated Circuits, pp. 254 – 259, 1997.
13. 曾建欽,”功率LDMOS ESD破壞故障分析之研究”,大葉大學,電機工程學系碩士班碩士論文,民國91年。
14. 施文勝,”運用六標準差手法於液晶顯示器模組COG製程改善之研究”,逢甲大學,工業工程與系統管理研究所碩士論文,民國95年。
15. 二澤 正行, “靜電管理入門”, 全華科技圖書股份有限公司, 2005, 初版。
16. 萬其超,電化學之原理與應用,徐氏文教基金會,民國82年,一版。
17. 施敏,半導體元件物理與製作技術,高立圖書有限公司,民國88年,三版。
18. 洪嘉宏、萬遠祖,次世代液晶顯示器製程設備發展趨勢,化合物半導體與光電技術,2005。
19. EIA/JEDEC Standard, Test Method A114-B, Electrostatic Discharge(ESD) Sensitivity Testing Human-Body Model(HBM).
20. EIA/JEDEC Standard, Test Method A115-A, Electrostatic Discharge(ESD) Sensitivity Testing Machine Model(MM).
21. EIA/JEDEC Standard, Test Method C101-C, Electrostatic Discharge(ESD) Sensitivity Testing Charged-Device Model(CDM)

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