一般高速乘法器的設計都無法避免連續進位的問題，且該問題均是嚴重影響其運算速
度的主要原因。本文為了解決此問題，而設計了改良的符號數系統加法器並以CMOS技
術配合VLSI的製作要求設計－－１６×１６高速乘法器。
傳統的符號數系統加法器雖利用餘額數（Redundancy number） 的運算方式，因此沒
有進位問題，但是其產生的符號數結果必須要經過１個２進制加法器才能對２進制系
統做轉換；而本文所設計的改良符號數系統加法器，不但沒有嚴重進位問題，且其產
生的符號結果可直接轉換成二進制系統，故利用其做為本文的單位加法器，以增快乘
法運算的速度。
除此之外，本文乘法器亦採用了改良布斯運算方法（Modified Booth's Algorithm）
使部分積之數量減半，並利用了符號數延伸處理法（Sign bit exteusion treatment
）減少單位加法器的數量，故能有效地使本文乘法器縮小了硬體製作的面積。而單位
加法器總共分三層計算，第一層有四組，第二層有２組，第三層有１組，共用了７０
個單位加法器，每一個單位加法器又有４個模組電路，均以CMOS技術設計並力求簡化
。
本論文共分六章第一章是簡介，第二章是介紹現今幾種不同的高速乘法器設計，第三
章是說明符號數系統的特性，第四、五章即為本文設計的乘法器原理及硬體，第六章
是結論。本文乘法器最後用spice ２g６ 來做模擬其最長的運算約為１００ns，相當
的快速，若能改良利用管路（pipeline）設計，則可達到更快的速度。
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