臺灣博碩士論文加值系統

藉由半導體的製程相關技術於過去30多年的快速進展之下，許多高科技產品才得以問世，由此可見半導體產業在工業發展過程當中，著實扮演著相當吃重的角色。然而，半導體是一種高技術層次、高投資成本、高度標準化等高門檻特色的產業，因此，各家半導體廠無不致力於提高獲利能力，在眾多方法論當中，良率管理 (Yield Management) 是最受重視而相繼投入研究的；簡單來說，良率可以定義成產線所產出之良品佔所有投入生產總數的百分比，而其中伴隨著製造所產生的龐大的眾多資料，透過系統化的方式予以交叉分析以預測出良率 (Yield Prediction) ，務求最終能達到改善良率 (Yield Enhancement) 、提高獲利能力的目的。
承上所述，本研究特地選定幾種目前在半導體領域裡常被研究和應用的良率模式 (Yield Model) ，利用相同的缺陷檢測 (Defect Inspection) 資料來評估各個良率模式的優劣，其中亦包含了『個案公司』自行發展的良率模式，其特色在於利用每一顆晶粒於缺陷檢測後的分類結果，建構出簡單而能廣泛套用於所有缺陷檢測站點 (Defect Inspection Step) 的良率模式，藉由這樣的評估分析，本研究最後得以提供相關的決策規則以提供『個案公司』管理階層參考。
經過上述的評估分析之後發現，『個案公司』自行發展的良率模式有相當不俗的預測能力表現，約莫有58%的缺陷檢測站點在評估後顯示，『個案公司』自行發展的良率模式有既精確又穩定的預測能力，甚至僅從「精確度」的角度來分析時，100%的缺陷檢測站點均顯示『個案公司』自行發展的良率模式有最精確的預測能力。

Thanks to the rapid progress of semiconductor technology for the past 30 several years, many high-tech products could be hence developed. Therefore, we could hereby understand how important the role that semiconductor plays in the industrial development. However, semi- conductor is a field with high thresholds in technology, cost and standardization, therefore, all semiconductor companies aim for increasing their profitability without any exception. Among so many methodologies, Yield Management is highly emphasized and researched. In brief, Yield could be defined as a percentage of good chips over all chips in production line. In order to gain Yield enhancement and increase the profitability, we must predict Yield by analyzing the huge amount of data generated during the manufacturing process systematically.
In this thesis, several popular Yield Models in semiconductor field were evaluated by the same Defect Inspection data to understand which one is the best for each Defect Inspection Step, including those Yield Models developed by the Case Company. The Case Company intended to develop the simple Yield Models based on the classifications of the tested chips, and tried to apply such Models on all Defect Inspection Steps. After evaluation, this thesis could contribute several decision rules to the management level of the Case Company to help make decisions.
According to the above evaluation, we found those Yield Models developed by the Case Company all have pretty good performance in Yield prediction. There were about 58% of the Defect Inspection Steps revealed that the Yield Models developed by the Case Company had both precise and stable results in prediction. The prediction results became even better, 100%, if we only considered precision to evaluate those Yield Models.

目錄 III
圖目錄 V
表目錄 V
第一章 緒論 1
1.1 研究動機 1
1.2 研究目的 1
1.3 研究架構 2
1.4 預期貢獻 2
第二章 半導體背景介紹與文獻探討 3
2.1 半導體產業介紹 3
2.2 半導體、電晶體與IC 5
2.2.1 P型半導體與N型半導體 5
2.2.2 PMOS型、NMOS型與CMOS型電晶體 6
2.2.3 積體電路 (Integrated Circuit, IC) 8
2.3 半導體製程介紹 10
2.4 半導體良率管理 15
2.5 半導體良率模式之文獻探討 16
2.5.1 缺陷檢測資料與良率之關係 17
2.5.2 良率模式之研究 18
第三章 研究方法 21
3.1 預測 (Prediction) 的定義 21
3.2 預測準確性衡量指標 22
3.3 研究設計 24
3.4 研究資料蒐集與範圍 26
3.5 評估流程 27
第四章 個案公司背景介紹 28
4.1 個案公司簡介 28
4.2 缺陷量測值簡介 29
4.3 晶圓針測簡介 33
第五章 評比結果與分析 35
5.1 評比的設計 35
5.2 評比結果分析 35
5.2.1 精確度與穩定度分析 36
5.2.2 精確度分析 37
5.2.3 預測能力分析 39
第六章 結論與展望 41
6.1 實證結果 41
6.1.1 研究結果說明 41
6.1.2 研究貢獻 42
6.2 管理實務上的建議 42
6.3 研究限制 43
6.4 未來研究方向 44
參考文獻 45
附錄 47
【附圖一】DDLY_All良率模式之預測能力分布圖 (小資料量) 47
【附圖二】DDLY_Clean良率模式之預測能力分布圖 (小資料量) 47
【附圖三】DDLY_Defect良率模式之預測能力分布圖 (小資料量) 48
【附圖四】Poisson良率模式之預測能力分布圖 (小資料量) 48
【附圖五】Murphy良率模式之預測能力分布圖 (小資料量) 49
【附圖六】Seed良率模式之預測能力分布圖 (小資料量) 49
【附圖七】DDLY_All良率模式之預測能力分布圖 (大資料量) 50
【附圖八】DDLY_Clean良率模式之預測能力分布圖 (大資料量) 50
【附圖九】DDLY_Defect良率模式之預測能力分布圖 (大資料量) 51
【附圖十】Poisson良率模式之預測能力分布圖 (大資料量) 51
【附圖十一】Murphy良率模式之預測能力分布圖 (大資料量) 52
【附圖十二】Seed良率模式之預測能力分布圖 (大資料量) 52
【附圖十三】各缺陷檢測站點所適用之良率模式流程圖 (既精確又穩定) 53
【附圖十四】各缺陷檢測站點所適用之良率模式流程圖 (只看精確度) 53
【附表一】各式良率模式之標準差與MSE值 (小資料量) 54
【附表二】各式良率模式之標準差與MSE值 (大資料量) 55
【附表三】各式良率模式之MAPE值與預測能力列表 (小資料量) 57
【附表四】各式良率模式之MAPE值與預測能力列表 (大資料量) 58

[英文部分]
1. Mirza, A. I., Donoghue, G.O., Drake, A.W. and Graves, S.C., 1995, “Spatial Yield Modeling for Semiconductor Wafers”, IEEE/SEMI Advanced Semiconductor Manufacturing Conference, p. 276-281.
2. Murphy, B.T., 1964, “Cost-Size Optima of Monolithic Integrated Circuits”, IEEE Proc. , Vol. 52,no. 12, p. 1537-1545.
3. Seeds, R. B., 1967a, “Yield and Cost Analysis of Bipolar LSI”, IEEE International Electron Meeting, p.12, Oct. , Washington, D.C..
4. Seeds, R.B., 1967b, “Yield, Economic, and Logistic Models for Complex Digital Arrays”, IEEE International Convention Record, Vol. 56, p. 61-66.
5. Cunningham, J. A., “The Use and Evaluation of Yield Models in Integrated Circuit Manufacturing,” IEEE Trans. on Semiconductor Manufacturing, Vol. 3, No.2, May 1990, pp.60-71.
6. Maly, H.T.H.a.W., Interconnect yield model for manufacturability prediction insynthesis of standard cell based designs. Computer-Aided Design, 1996: p. 368-373.
7. Serda, M.Q.a.J., Semiconductor Manufacturing Technology. 2001: Prentice Hall.

[中文部分]
1. 劉亭宜, GRNN 在晶圓製造裡良率模式之建構與分析, in 工業工程研究所. 2000, 元智大學.
2. 陳力行, NAND型Flash價格與交運量預測在風險分析下之決策模式, in 工業管理研究所. 2007, 中央大學.
3. 林董祥, 影響供應鏈夥伴關係相關因素之研究－以半導體供應鏈為例, in 資訊管理學系. 2000, 國立中央大學. p. 77.
4. 林瑞山, 類神經網路於預測晶圓測試良率之應用, in 工程管理所. 2004, 國立成功大學. p. 75.
5. 謝昆霖、唐麗英、謝仲杰, IC 多樣產品之生產線製造能力評估. 資訊管理研究, 2004(4).
6. 簡禎富、施義成、林振銘、陳瑞坤, 半導體製造技術與管理. 2005: 國立清華大學出版社.
7. 莊達人，2000，「VLSI 製造技術」，高立圖書有限公司，台灣。
8. 菊地正典, 圖解半導體－科技業的黑色煉金術. 2004: 世茂.

[網頁部分]
1. DRAMeXchange. DRAM晶片報價. 2008 2008/04/28 18:00 (GMT+8) [cited 2008 2008/04/28]; Available from: http://www.dramexchange.com/.
2. Wikipedia®. 十大建設. 2008 2008/02/24 [cited 2008 2008/04/28]; Available from: http://zh.wikipedia.org/w/index.php?title=%E5%8D%81%E5%A4%A7%E5%BB%BA%E8%A8%AD&variant=zh-tw.
3. Wikipedia®. 孫運璿先生生平. 2008 2008/04/20 [cited 2008 2008/04/28]; Available from: http://zh.wikipedia.org/w/index.php?title=%E5%AD%AB%E9%81%8B%E7%92%BF&variant=zh-tw.
4. 中央銀行. 中央銀行新台幣對美元銀行間成交之收盤匯率. 2008 2008/04/28 [cited 2008 2008/04/28]; Available from: http://www.cbc.gov.tw/foreign/fx/minfo_07_1.asp.
5. 天下雜誌. 天下雜誌一千大企業調查. [cited 2008 2008/05/17]; Available from: http://www.cw.com.tw/.
6. 時報周刊. 獨家專訪張忠謀－談孫運璿. 2006 [cited 2008 2008/05/17]; Available from: http://magazine.sina.com.tw/chinatimesweekly/1462/2006-02-28/ba4605.shtml.