臺灣博碩士論文加值系統

隨著數位時代的來臨，數位影像已成了日常生活中不可或缺的一部份，而JPEG((Joint Photographic Experts Group)是目前最普遍使用的數位影像格式，在應用層面上較為廣泛。透過硬體描述語言所設計之硬體電路，經由Pipeline的設計架構，能加快執行速度，再將硬體電路合成至FPGA上。由於FPGA具有成本較低以及可重覆編程特性，透過FPGA開發硬體電路設計，在驗證上較為方便。本研究以OpenCores上JPEG Encoder為研究對象，探討JPEG編碼流程、原理、以及硬體電路設計思維，理解並改良其JPEG Encoder硬體電路的設計。在FPGA的部份，使用了Xilinx Spartan-3A FPGA 開發板，並依照其FPGA硬體資源，針對JPEG Encoder硬體架構中硬體成本龐大的問題作改進，並合成至FPGA上。本研究所合成JPEG Encoder 硬體電路，其壓縮規格：影像解析度為640×480、每張影像壓縮時間為13.8ms。

As the coming of digital times, digital image has become part of our daily life, and JPEG (Joint Photographic Experts Group) is the most common used format because it is widely applied. Through the hardware circuits devised by hardware description language, via architecture of Pipeline, it is able to accelerate the speed of executing and composing the hardware circuits to FPGA. Since FPGA has lower cost and it is re-programmable, it is more convenient for validation by developing hardware circuits by FPGA. This paper researches JPEG Encoder of OpenCores, discussing JPEG Code Flow, principle, and thought of hardware circuits design, understand and improve the design of JPEG Encoder hardware circuits. In FPGA, we use Xilinx Spartan-3A FPGA and according to FPGA’s hardware resources, we focus on improving the problem of huge cost of JPEG Encoder hardware architecture, and compose it to FPGA. The specifications of the composed JPEG hardware circuits in this paper are: image resolution- 640*480, time of compressing each image- 13.8 ms.

摘要I
Abstract II
致謝III
目錄IV
圖目錄VI
表目錄IX
第1章 簡介1
1.1 研究動機1
1.2 研究目標1
1.3 論文架構2
第2章 相關研究3
2.1. JPEG規格3
2.1.1. RGB to YCbCr 4
2.1.2. Sampling 5
2.1.3. Discrete Cosine Transform(DCT) 6
2.1.4. Zigzag-Mapping 8
2.1.5. Quantization 9
2.1.6. Entropy Encoding 11
2.2. JFIF Header 13
第3章 研究步驟15
3.1. JPEG Encoder 15
3.1.1. HostData 17
3.1.2. CtrlSM 18
3.1.3. FDCT 21
3.1.4. Zigzag 25
3.1.5. Quantization 27
3.1.6. RLE 29
3.1.7. Huffman Encoder 31
3.1.8. ByteStuffer 33
3.1.9. JFIF Generator 33
3.1.10. OutMux 34
3.1.11. RS-232 Ctrl 35
3.2. 實驗平台37
第4章 研究成果39
4.1. JPEG Encoder硬體模擬39
4.2. JPEG Encoder硬體合成40
4.3. PC端資料接收42
第5章 結論與未來展望44
5.1. 結論44
5.2. 未來展望44
參考文獻45
附錄A JPEG Markers Information 46
附錄B JFIF Header Information 47
圖目錄
圖 2.1 JPEG四種工作模式3
圖 2.2 JPEG ENCODER架構流程圖4
圖 2.3 RGB AND YCBCR色彩空間示意圖5
圖 2.4 SAMPLING示意圖5
圖 2.5 MINIMUN CODED UNIT 6
圖 2.6 MCU內COMPONENT排列示意圖6
圖 2.7 數位影像作DCT轉換後之頻率分佈圖7
圖 2.8 CHEN DCT架構圖8
圖 2.9 ZIGZAG-MAPPING 9
圖 2.10 ORIGNAL DCT COEFFICIENTS 10
圖 2.11 QUANTIZATION TABLE 10
圖 2.12 QUANTIZED DCT COEFFICIENTS 10
圖 2.13 RUN LENGTH ENCODING 11
圖 2.14 VARIABLE LENGTH ENCODING 12
圖 2.15 DC & AC HUFFMAN TABLE 12
圖 2.16 JPEG檔案中的部份JFIF HEADER 14
圖 3.1 本研究中JPEG ENCODER整體架構圖15
圖 3.2 LINE BY LINE影像輸入方式16
圖 3.3 BLOCK BY BLOCK 影像輸入方式16
圖 3.4 JPEG_ENC硬體電路合成電路圖17
圖 3.5 COLOR BAR測試影像18
圖 3.6 CTRLSM架構方塊圖18
圖 3.7 CTRLSM硬體電路合成主要架構圖19
圖 3.8 MAIN_SM 流程圖20
圖 3.9 FDCT架構方塊圖21
圖 3.10 FDCT硬體電路合成主要架構圖22
圖 3.11 MDCT架構方塊圖23
圖 3.12 DCT 1D化簡矩陣23
圖 3.13 MDCT硬體電路合成主要架構圖24
圖 3.14 ZIGZAG架構方塊圖25
圖 3.15 ZIGZAG硬體電路合成主要架構圖26
圖 3.16 INPUT ORDER順序26
圖 3.17 ZIGZAG SCANE順序26
圖 3.18 OUTPUT ORDER 26
圖 3.19 QUANTIZATION架構方塊圖27
圖 3.20 QUANTIZATION硬體電路合成主要架構圖28
圖 3.21 QUANTIZER CORE硬體電路合成主要架構圖28
圖 3.22 RLE架構方塊圖29
圖 3.23 RLE硬體電路合成主要架構圖30
圖 3.24 RLE CORE架構方塊圖30
圖 3.25 HUFFMAN ENCODER架構圖31
圖 3.26 HUFFMAN ENCODER硬體合成主要電路圖32
圖 3.27 BYTESTUFFER架構圖33
圖 3.28 JFIF GEN系統架構圖34
圖 3.29 OUTMUX硬體電路合成電路圖35
圖 3.30 RS-232 CTRL架構圖36
圖 3.31 RS-232 CTRL硬體電路合成圖36
圖 3.32 XILINX SPARTAN-3A開發板37
圖 4.1 硬體模擬-使用MODELSIM 39
圖 4.2 MODELSIM硬體模擬結果39
圖 4.3 硬體模擬之JPEG編碼結果40
圖 4.4 ISE硬體電路合成執行圖41
圖 4.5 硬體電路DOWNLOAD畫面41
圖 4.6 JPEG ENCODER架構合成資訊41
圖 4.7 RS-232接收資料畫面42
圖 4.8 MODELSIM模擬結果與硬體合成結果比對43
圖 4.9 將RS232接收之資料轉換成圖檔43
表目錄
表 3.1 DC、AC VALUE的SIZE與AMPLITUDE對照表31
表 3.2 SPARTAN-3A FPGA ATTRIBUTES 38

[1]A. Tumeo, M. Monchiero, G. Palermo, F. Ferrandi, and D. Sciuto, "A Pipelined Fast 2D-DCT Accelerator for FPGA-based SoCs", ISVLSI ’07: Annual Symposium on Emerging VLSI Technologies and Architectures, 331-336, Mar 2007.
[2]JPEG Encoder, K. Michal, URL http://opencores.org/acc,view,mikel262, Nov 2010.
[3]JPEG Decoder, M. Sebastian, URL http://opencores.org/project,mjpeg-decoder, Nov 2009.
[4]Kusuma E. D., and Widodo T.S., "FPGA Implementation of Pipelined 2D-DCT and Quantization Architecture for JPEG Image Compression", International Symposium in Information Technology(ITSim), 1-6, Jun 2010.
[5]N. Ahmed, T. Natarajan, and K. R. Rao, "Discrete Cosine Transform", IEEE Trans. Computers, 90-93, Jan 1974.
[6]Xilinx Spartan-3A, URL http://www.xilinx.com/support/documentation/boards_and_kits/ug334.pdf
[7]W. Chen, CH Smith, and S. Fralic, "A fast computational algorithm for the
discrete cosine transform", IEEE Trans. Commun., vol. COM-25, pp. 1004-1009,